硅基异质集成InP毫米波通孔模型研究

第37卷第1期杭州电子科技大学学报（自然科学版）V cL37N。

. 1 2017 年1 月Journal of Hangzhou Dian2i University (Natural Sciences) Jan. 2017 DOI：10.13954/j. cnki. hdu. 2017. 01. 006硅基异质集成InP毫米波通孔模型研究陈晓艳，孙玲玲，刘军(杭州电子科技大学射频电路与系统教育部重点实验室，浙江杭州310008)摘要：基于硅基异质集成In P工艺下的硅基与In P层之间的通孔结构，得到其等效电路模型，并提出了一种直接的模型参数提取方法.在〇. 1〜67. 0 G H z的测量数据中提取得到双通孔结构的等效电路模型参数,模型仿真和测量数据能较好地拟合，验证了模型拓扑结构的准确性.关键词：异质集成；通孔模型；参数提取；毫米波中图分类号：TN389 文献标识码：A 文章编号：1001-9146(2017)01-0025-04〇引言随着无线通信技术的发展，毫米波频段集成电路受到越来越广泛的关注.硅的禁带宽度较窄导致其 击穿电压较低，电子和空穴迁移速度在未来很难满足晶体管的截止频率和最大频率不断增加的性能需 求[1].近年来，硅基异质集成III-V族器件工艺的出现，实现了硅CM OS和III-V族器件集成于单片电 路和系统[2].它结合了硅集成电路工艺大规模生产，成熟的集成电路技术积累和III-V族器件工艺高击 穿电压、低噪声、高电子迁移率、高频率性能等优势[3]，实现了不同种类半导体技术的完美融合.硅基异质集成III-V族器件工艺是目前集成电路技术研究的热点.硅基异质集成III-V族器件的实 现工艺目前主要分为两类，第一类是将III-V族器件衬底打磨并通过BCB层将其与CMOS衬底连接，第二类是在硅衬底晶圆上同时集成完整的CMOS器件和III-V族器件，并通过标准的CMOS后端线实 现互连.2009年，美国H R L实验室研发出基于第一类工艺实现硅基异质集成InP H B T芯片[4].2012 年，加利福尼亚大学采用第一类工艺在硅晶圆上集成III-V族电吸收调制器和混合微环谐振器[5].2013 年，美国雷神公司等生产出基于第二类工艺的混合信号射频集成电路[6].20M年，美国H R L实验室运 用第一类工艺在90 nm CMOS上异质集成InP HBT[7].2015年，比利时根特大学基于第一类工艺实现 了硅异质集成III-V族激光器™.国内一些科研机构，已经开始进行异质集成相关工作的研究.从国内 外公开的文献情况来看，已经报道的成果多集中在对硅异质集成III-V族器件的工艺实现上，很少涉及 对异质集成工艺下的模型工作的探讨.异质集成工艺下的互连通孔连接了 InP和硅顶层金属，涉及不同的金属材料金和铝的连接.单一建 立InP或CM OS下的通孔模型不足以支持设计仿真，所以必须结合在一起建立异质集成工艺下的模 型.精确的模型对于电路设计是必不可少的，而目前对于异质集成模型工作的研究比较少，因此本文对 于国内某研究所的异质集成工艺下的通孔结构进行模型研究，并采用上述提到的第一类工艺方法实现，为异质集成工艺下的模型研究工作提供一定参考.1通孔的物理结构及模型硅基异质集成InP工艺是在标准CMOS工艺基础上，将In P器件转移到制造了 CM OS电路的硅 片预留空区上，并通过BCB通孔将CMOS电路与InP器件互连连接在一起，实现集成[8].在硅基异质 集成InP工艺中，通孔是实现硅片电路和InP器件/电路互连的唯一途径.本文采用2个连接在一起的收稿日期：2016-08-04作者简介：陈晓艳（1991 一），女，河南南阳人，硕士研究生，射频微电子器件建模.通信作者：刘军副教授，E-mail: ljun77@ 163. com.26杭州电子科技大学学报（自然科学版)2017 年通孔结构进行模型研究，其结构侧面示意图如图1所示.2个通孔由InP 顶层金属连接，两端口引线由 CM OS 顶层金属m 6引出，其带G SG 测试结构的版图如图2所示.在硅基异质集成InP 工艺中，将InP 器件的衬底打磨掉，并将其通过BCB 键合技术[9]，制造到成本较低的硅片上.通孔连接了 InP 顶层金属 和CM O S 中的顶层金属，CM OS 层中材料为铝，BCB 和InP 层中材料为金.Via图1 异质集成结构侧面图 图2根据通孔的实际物理结构，得到毫米波频段通孔模型的等效拓扑结构如图3所示.通孔所用的金属不是理想导体，在实际应用中存在寄生电阻和电感，由图3中只和L 表示.由于2个通孔之间距离较近，因此在高频下会产生1个耦合电容，由图3中2个端口 G 和D 之间的电容C表示.在异质集成工艺中，衬底结构存在损耗机制，主要是通孔与衬底之间的容性耦合和时变磁场在衬底中产生涡流而引起的衬底损耗.图3中C g 表示通孔与衬底之间的氧化层电容，i ?s u b 和C U 表示损耗衬底的电磁耦合M ]，由于左右2个通孔尺寸相同，因此2个通孔与衬底之间的耦合网络Q - C s u b 为对称结构.通孔测试结构的俯视图2模型参数提取图3 通孔模型的等效电路通孔结构的等效拓扑结构已经在图3中描述，模型的参数可以通过其测量数据进行提取.提取方法如下: 在两端口 G ，D 电压为0,测量频率范围为0. 1〜67. 0 G H z 的条件下，对测量S 参数进行提取.首先 采用开路短路方法[11]对测量S 参数进行去嵌后，把S 参数转换成Y 参数，则12 f YL ^m e a . 11 I12， （ 1 )其中，y m--R L R +j 〇jL +JajC =R a 十如 2L $+JaJ [C —R 2+a/L由式(2)得：real(YM imag (y M ).-R-c-2 T 2co L L 根据式(3)中1reaKYM)R 2+W 2L 2,的曲线可得，截距6=只，曲线的斜率^，由此计算出参数L 的值.(2)(3)(4)根据式(4)中1mag (YM )—〇/曲线可以得出C 的值.C O 1 只 s u b _ • / 1 I ^R g u b Y ； = l +〇/Rsj C s^J 由式(5)可得：(5)real Rsuh^suh •(6)第1期陈晓艳，等:硅基异质集成InP 毫米波通孔模型研究27频率/GHz频率/GHz图4 S 参数实虚部拟合结果参数 提取结果R /mO 504. 1L/pH 85. 41C/aF 62. 8Cox/aF 535. 9Rsub / n 964. 2Csub/fF43. 760_30「。

幻1实部的测量数据。

511实部的测量数据一 511实部的仿真数据0.25一 511实部的仿真数据频率/GHz 频率/GHz 。

幻1实部的测量数据0_00 丨。

521实部的测量数据一沿1实部的仿真数据-0.05一 521实部的仿真数据-〇；imag 1由式（6)中1real (去:Co x ' l +〇；2i?sub2Csub2*曲线的斜率和截距可以得出和c s u b .由式（7)中一(7)曲线的截距可以得出通过上述提取方法，把通孔模型的参数全部提取出来.3模型验证为了验证模型的准确性，本文将通孔的测量数据和模型仿真数据进行对比.本文中采用的双通孔结 构的尺寸为：长度25 pm ，宽度25 pm ，高度5. 85 pm ，2个通孔的间距为15 pm ，由InP 顶层金属连接， 两端口引线由CM OS 顶层金属引出.其测试结构采用G SG 测试结构，所以也需要做InP 层到CMOS 顶层金属的通孔连接，其测试结构的版图如图2所示.测试所需仪器有微波探针台Cascade Micro tech summit 1101B 、半导体参数分析仪Agilent B 1500、矢量网络分析仪E 8363B 等•对于采用G SG 测试结 构的器件，矢量网络分析仪测得的数据并不单单是器件真正的行为特性，还包括了 pad 以及器件和pad 间引线的寄生.为得到器件真实的特性，还需要对测得的数据进行去嵌处理，本文采用常用的开路短路 法进行去嵌，此处不再赘述.本文采用开路一短路法进行去嵌，通过在ICCAP 中完成模型参数提取和优化，最终得到模型拟合 结果.运用上述提取方法得到提取参数结果如表1所示.经过参数优化处理后，得到在〇. 1〜67. 0 GHz 的频率范围内两端口 S 参数的拟合结果，如图4所示.表1 模型参数提取结果70605040302010-5 0 5 0I I 1oo J0-0-0-0-雲I I 》706050403020o 0 8 6 4 2 01 o o o o o 000-00-0霞S 0 8 6 4 2 0 0 9 9 9 9 910-00-0-0在0. 1〜67. 0 G H z 范围内，S11和S 21的实虚部的拟合情况已经在图4中展示.模型仿真结果与28杭州电子科技大学学报（自然科学版)2017 年测量数据得到了很好的吻合，说明模型适用于该频段内硅基异质集成InP工艺下的通孔结构.4结束语本文对硅基异质集成InP工艺下的通孔结构进行分析，提出了等效模型拓扑结构.为硅基异质集成 III-V器件的模型研究提供了参考，并为异质集成下的电路设计工作提供了模型基础.由于测试条件的 限制，本文模型验证数据最高频率为67.0 GHz，在后续的工作中将进行更高频段异质集成工艺下无源 器件的模型研究，进一步完成硅基异质集成工艺下的模型研究工作.参考文献[1] HUDAIT M K, CHAU R. Integrating III-V on Silicon for Future Nanoelectronics[J]. Compound SemiconductorIntegrated Circuits Symposium, csic. ieee，2008，45(3) ：l-2.[2] DUAN G H, OLIVIER S, MALHOUITRE S, et al. New Advances on Heterogeneous Integration of III-V onSilicon[J]. Journal of Lightwave Technology, 2015, 33(5) ：976-983.[3] ZHANG Z, YU G, ZHANG X, et al. Studies on High-Voltage GaN-on-Si MIS-HEMTs Using LPCVD Si3N4, asGate Dielectric and Passivation Layer[J]. Electron Devices，IEEE Transactions on，2016，63(2) ： 731-738.[4] ROYTER Y, PATTERSON P R, LI J C, et al. Technology for Dense Heterogeneous Integration of InP HBTs andCM OS[C]//CS MANTECH Conference. IEEE, 2009 ： 1-4.[5] SRINIVASAN S, LIANG D, FIORENTINO M, et al. Micro-ring resonator based electro-absorption modulators onthe hybrid III-V on silicon platform[C]// 2012 Optical Interconnects Conference. IEEE, 2012:22-23.[6] KAZIOR T E. More than Moore：III-V devices and Si CMOS get it together[C]//2013 IEEE International ElectronDevices Meeting, 2013 ：28. 5. 1-28. 5. 4.[7] HUSSAIN T，W HEELER D C，SHARIFI H，et al. Recent advances in monolithic integration of diversetechnologies with Si CM O S[C]//Silicon Monolithic Integrated Circuits in Rf Systems (SiRF) , 2014 IEEE 14th Topical Meeting on. IEEE, 2014：1-3.[8] GATHMAN T D，MADSEN K N，LI J C，et al. 30. 8 A 3〇GS/s double-switching track-and-hold amplifier with19dBm IIP3 in an InP BiCMOS technology[C]//2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC). IEEE, 2014：1-3.[9] LIANG D, FIORENTINO M, BOWERS J E, et al. III-V-〇n-silicon hybrid integration, materials, devices, andapplications[C]// Winter Topicals (W TM) , 2011 IEEE. IEEE, 2011 ： 151-152.[10] LUO J, ZHANG L, WVNG Y. A unified model and direct extraction methodologies of various CPWs for CMOS mm-waveapplications[C]// Proceedings of the IEEE 2012 Custom Integrated Circuits Conference, 2012 IEEE, ：l-4.[11] VEENSTRA H, NOTTEN M G M, VAN GOOR D, et al. Distributed de-embedding technique for accurate on-chip passive measurements based on Open-Short structures [C]//2009IEEE Bipolar/BiCMOS Circuits and Technology Meeting. IEEE, 2009：91-94.Millimeter-wave Via Modeling Based on InP HeterogeneousIntegrated on SiliconC H EN X iaoyan，SUN Lingling, LIU Jun(Key Laboratory o f RF Circuits and Systems，Ministry o f Education，Hangzhou Dianzi University，Hangzhou Zhejiang310008, China)Abstract: An equivalent circuit model for through InP via modeling in silicon heterogeneous integration InP technology is presented in this paper. A directly model parameter extraction method is developed. Equivalent circuit model for the double interconnected via structures is extracted base on the measured data from 0. 1 GHz to 67. 0 GHz. An excellent fitting result of the model simulated and measured data validated the accuracy of the modeling methodology proposed here.Key words：heterogeneous integration；via model；parameter extraction；millimeter-wave。