西安交大计算机组成原理—习题解答(第五章)
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
计算机组成原理第5章习题参考答案
倍？ [解] （1）主存容量为 4MB，按字节编址，主存地址为 22 位，地址格式如下图所示： 区号 (8 位) Cache 的地址格式为 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位) （2）由于每个字块有８个字，故主存第０、１、２、⋯、９９号字单元分别在字块０～１２ 中，但 Cache 起始为空，Cache 与主存是以块为单位交换，所以第一次读时每一块中的 第一个单元没命中，但后面７次每个单元均可以命中 命中率＝Nc/(Nc＋Nm)＝(100－13＋７×100)/(８×100)＝98.4％ （3）设 Cache 的存取周期为 T，则主存的存取周期为６T。 有 Cache 的访存时间＝H×Tc＋（１－H）×（Tm＋Tc）＝Tc＋（１－H）×Tm =T+(1-98.4%)×6T=1.096T 无 Cache 的访存时间为６T，所以速度提高倍数＝６÷1.096＝５.47 倍。 5-27 已知采用页式虚拟存储器，某程序中一条指令的虚地址是：000001111111100000。该程 序的页表起始地址是 0011，页面大小１K，页表中有关单元最末四位（实页号）见下表： 组号 (7 位) 组内块号 (2 位) 块内地址 (5 位)
_
A12 0 1 0 1
A11~A0 --------------------
第一组 第二组 第三组 第四组
CS 0 A13 A12 CS1 A13 A12 CS 2 A13 A12
CS 3 A13 A12
存储器的逻辑图如图 1 所示。 5-16.现有如下存储芯片：2K×1 的 ROM、4K×1 的 RAM、8K×1 的 ROM。若用它们组成容量为 16KB 的存储器，前 4KB 为 ROM，后 12KB 为 RAM，CPU 的地址总线 16 位。 （1）各种存储芯片分别用多少片？ （2）正确选用译码器及门电路，并画出相应的逻辑结构图。 （3）指出有无地址重叠现象。 [解]： （1） 需要用 2K×1 的 ROM 芯片 16 片，4K×1 的 RAM 芯片 24 片。不能用 8K×1 的 ROM 芯片，因为大于 ROM 应有的空间。 （2） 各存储芯片的地址跟配如下： A15 A14 A13 A12 A11 A10~A0 X X 0 0 0 ----- 2KB ROM X X 0 0 1 ------ 2KB ROM X X 0 1 ----------------- 4KB RAM X X 1 0 ----------------- 4KB RAM X X 1 1 ----------------- 4KB RAM 相应的逻辑结构图如图 2 示。 （3）有地址重叠现象。因为地址线 A15、A14 没有参加译码
计算机组成原理习题答案第五章
对阶之后，尾数相加和相减。
相加：１１．０１１１１０
＋１１．１００００１
１０．１１１１１１
需右规一次，［X＋Y］浮＝０１１０；１．０１１１１１
所以X＋Y＝２１１０×（－０．１００００１）
相减：１１．０１１１１０
＋００．０１１１１１
１１．１１１１０１
需左规４次，［X－Y］浮＝０００１；１．０１００００
④
１５
１６
１７
１８
１９１１０００
１１００１
１１０１０
１１０１１
１１１００１０１０１
１０１１０
１０１１１
１１０００
１１００１
若A≥５，B≥５，
则＋３校正
①和在０～４范围内，不用校正，结果正确。
②和在６～９范围内，当A＜５，B＜５，需＋３校正，而当A＜５，B≥５或A≥５，B＜５
时，不需校正。故校正函数为：
１/４X补＝１．１１１１００１，［４X］补＝１．００１１０００
（４）１．００００１１１
１/４X补＝１．１１００００１，［４X］补＝１．００１１１００
5．证明在全加器里，进位传递函数P＝A i＋Bi＝Ai⊕Bi。
解：并行加法器中的每一个全加器都有一个从低位送来的进位和一个传送给较高位
的进位。进位表达式为
相加：００．０１０１１０
＋１１ ．０１１０００
１１．１０１１１０
需左规一次，［X＋Y］浮＝１０１１；１．０１１１００
所以X＋Y＝２－１０１×（－０．１００１００）
相减：００．０１０１１０
＋００．１０１０００
００．１１１１１０
所以X－Y＝２－１００×０．１１１１１０
（３）X＝２－０１１×０．１０１１００，Y＝２－００１×（－０．１１１１００）
西安交通大学计算机组成原理Chapter5 总线与输入输出系统-第二部分(2015)
1
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高 停 止 位
D0 D1 D2 LSB
D3 D4 D5
D6 D7 偶 MSB 校 验
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I/O接口（续）
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I/O接口（续）
I/O端口：为了便于程序对I/O接口中的各种 寄存器进行访问，通常给每个寄存器分配一个 地址编号，这种编号被称为I/O端口地址，相应 的寄存器也叫作I/O端口。如数据缓冲寄存器叫 数据端口，状态寄存器叫状态端口，命令寄存 器叫控制端口，等等。 注意：I/O接口和I/O端口是两个不同的概念。 一个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
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目录 第五章 总线与输入输出系统
5.1 总线的分类 5.2 总线管理和控制 5.3 总线结构和标准 5.4 输入输出系统 5.5 I/O设备 5.6 I/O接口 5.7 I/O数据传送控制方式
启动 设备
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程序查询方式性能举例
【例5-4】某计算机CPU主频为 50MHz，CPI为 5（即执 行每条指令平均需 5 个时钟周期）。在采用程序查询 方式的输入输出系统中，若有键盘和硬盘两个设备。 CPU每秒至少对键盘查询 5 次，才能满足用户输入速 度的要求。硬盘以记录块为单位与主存交换数据，其 数据传输率为 5MBps，CPU每查询成功一次交换一个 字节。问CPU对这两个设备查询所花费的时间比率， 由此可得出什么结论？
计算机组成原理课后习题答案(一到九章)
作业解答第一章作业解答1.1基本的软件系统包括哪些内容？答：基本的软件系统包括系统软件与应用软件两大类。
系统软件是一组保证计算机系统高效、正确运行的基础软件，通常作为系统资源提供给用户使用。
包括：操作系统、语言处理程序、数据库管理系统、分布式软件系统、网络软件系统、各种服务程序等。
1.2计算机硬件系统由哪些基本部件组成？它们的主要功能是什么？1.31)2)3)1.41.5以保证总①可以减少各个部件之间的连线数量，降低成本；②便于系统构建、扩充系统性能、便于产品更新换代。
1.6按其任务分，总线有哪几种类型？它们的主要作用是什么？答：按总线完成的任务，可把总线分为：CPU内部总线、部件内总线、系统总线、外总线。
1.7计算机的主要特点是什么？答：计算机的主要特点有：①能自动连续地工作；②运算速度快；③运算精度高；④具有很强的存储能力和逻辑判断能力；⑤通用性强。
1.8衡量计算机性能有哪些基本的技术指标？以你所熟悉的计算机系统为例，说明它的型号、主频、字长、主存容量、所接的I/O设备的名称及主要规格。
答：衡量计算机性能的基本的技术指标有：①基本字长；②主存容量；③运算速度；④所配置的外部设备及其性能指标；⑤系统软件的配置。
1.9单选题（1）1946年，美国推出了世界上第一台电子数字计算机，名为__A__。
A.ENIACB.UNIVAC-IC.ILLIAC-IVD.EDVAC（2）在计算机系统中，硬件在功能实现上比软件强的是__C__。
A.灵活性强B.实现容易C.速度快D.成本低（3）完整的计算机系统包括两大部分，它们是__C____。
A.运算器与控制器B.主机与外设C.硬件与软件D.硬件与操作系统（4）在下列的描述中，最能准确反映计算机主要功能的是___D___。
A.计算机可以代替人的脑力劳动B.计算机可以存储大量的信息（5（6（71.10（1（2（3（4（5（6答：①应用领域（7）银河I（YH-I）巨型计算机是我国研制的①。
最新计算机组成原理第五章答案
第5章习题参考答案1．请在括号内填入适当答案。
在CPU中：(1)保存当前正在执行的指令的寄存器是（IR ）；(2)保存当前正在执行的指令地址的寄存器是（AR ）(3)算术逻辑运算结果通常放在（DR ）和（通用寄存器）。
2．参见图5.15的数据通路。
画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及微操作信号序列如下：STO R1, (R2)R/W=RDR O, G, IR iR2O, G, AR iR1O, G, DR iR/W=W3．参见图5.15的数据通路，画出取数指令“LAD (R3)，R0”的指令周期流程图，其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：PC O , G, AR i R/W=R DR O , G, IR iR 3O , G, AR i DR O , G, R 0iR/W=R LAD (R3), R04．假设主脉冲源频率为10MHz ，要求产生5个等间隔的节拍脉冲，试画出时序产生器的逻辑图。
解：5．如果在一个CPU 周期中要产生3个节拍脉冲；T l ＝200ns ，T 2=400ns ，T 3=200ns ，试画出时序产生器逻辑图。
解：取节拍脉冲T l 、T 2、T 3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns ，即，其频率为5MHz.；由于要输出3个节拍脉冲信号，而T 3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C 4外，还需要3个触发器——C l 、C 2、C 3；并令211C C T *=；321C C T *=；313C C T =，由此可画出逻辑电路图如下：6．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章部分课后题答案
计算机组成原理第五章部分课后题答案常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址·I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备与主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。
·I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。
I/O设备与主机交换信息时，共有哪几种控制方式？简述它们的特点。
·程序直接控制方式：也称查询方式，采用该方式，数据在CPU和外设间的传送完全靠计算机程序控制，CPU的操作和外围设备操作同步，硬件结构简单，但由于外部设备动作慢，浪费CPU时间多，系统效率低。
·程序中断方式：外设备准备就绪后中断方式猪肚通知CPU，在CPU相应I/O设备的中断请求后，在暂停现行程序的执行，转为I/O 设备服务可明显提高CPU的利用率，在一定程度上实现了主机和I/O设备的并行工作，但硬件结构负载，服务开销时间大·DMA方式与中断方式一样，实现了主机和I/O设备的并行工作，由于DMA 方式直接依靠硬件实现贮存与I/O设备之间的数据传送，传送期间不需要CPU程序干预，CPU可继续执行原来的程序，因此CPU利用率和系统效率比中断方式更高，但DMA方式的硬件结构更为复杂。
比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。
·程序查询方式：主要用于CPU不太忙且传送速度不高的情况下。
无条件传送方式作为查询方式的一个特例，主要用于对简单I/O设备的控制或CPU明确知道外设所处状态的情况下。
·中断方式：主要用于CPU的任务比较忙的情况下，尤其适合实时控制和紧急事件的处理· DMA方式（直接存储器存取方式）：主要用于高速外设进行大批量数据传送的场合。
西安交大计算机组成原理—习题解答(第五章)
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5.11
讨论： 1、VRAM、ROM容量应以字或字节为单位，不能以位为
单位； 2、字模点阵在ROM中按行存放，一行占一个存储单元
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5.11
列方程： （72+x）× 0.8 = 72 （24+y）× 0.8 = 24
解方程得：x = 18，y = 6，则： 字计数器模 = 72 + 18 = 90 (72/80%) 排计数器模 = 24 + 6 = 30 (24/80%) 6）点频 = 50Hz × 30排 × 14行 × 90字× 8点 = 15 120 000Hz = 15.12MHz
题解： ⑴ 总线宽度 =32位/8 =4B 总线带宽= 33MHz×4B=132MBps 总线数据传输率 = 33MHz×4B/3=44MBps ⑵ 总线宽度 =64位/8 =8B 总线带宽= 66MHz×8B=528MBps 总线数据传输率 =66MHz×8B/2=264MBps
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5.2
5.2 总线的一次信息传送过程大致分哪几个阶段？若采用同步通信 方式，请画出CPU通过总线从主存读数据过程中各类信号的时序关 系图。
题解：总线的一次信息传送过程大致分申请分配、寻址、传送、结 束四个阶段，其中申请分配阶段是在进入总线周期之前完成的。
计算机组成原理第5章习题参考答案
第5章习题参考答案1请在括号内填入适当答案。
在CPU中：(1) 保存当前正在执行的指令的寄存器是( IR );(2) 保存当前正在执行的指令地址的寄存器是( AR )(3) 算术逻辑运算结果通常放在( DR )和( 通用寄存器)。
2•参见图5.15的数据通路。
画出存数指令“ STO Rl, (R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。
标出各微操作信号序列。
解：STO R1, (R2)的指令流程图及为操作信号序列如下: A总线PC o, G, AR iSTO R1, (R2)R/W=RDR o, G, IR iR20, G, AR iR10, G, DR iR/W=W3•参见图5.15的数据通路，画出取数指令LAD (R3), R0”的指令周期流程图, 其含义是将(R3)为地址主存单元的内容取至寄存器R2中，标出各微操作控制信号序列。
解：LAD R3, (R0)的指令流程图及为操作信号序列如下：LAD (R3), R04.假设主脉冲源频率为10MHz ,要求产生5个等间隔的节拍脉冲, 产生器的逻辑图。
解：(M) — DRPC O , G, AR iR/W=RDR o , G, IR iR 30, G, AR iR/W=RDR o , G, R oi试画出时序5.如果在一个CPU周期中要产生3个节拍脉冲；T尸200ns,T2=400ns,T3=200ns, 试画出时序产生器逻辑图。
解：取节拍脉冲T i、T2、T3的宽度为时钟周期或者是时钟周期的倍数即可。
所以取时钟源提供的时钟周期为200ns, 即,其频率为5MHz.;由于要输出3个节拍脉冲信号，而T3的宽度为2个时钟周期，也就是一个节拍电位的时间是4个时钟周期，所以除了C4外，还需要3个触发器一一C i、C2、C3；并令T1 = C1 C2；「=C2”C3；T3 = C1 C 3，由此可画出逻辑电路图如下:CLR6•假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的。
计算机组成原理第五章答案
10. 什么是I/O接口?它与端口有何区别？为 什么要设置I/O接口？I/O接口如何分类？ 解： I/O接口一般指CPU和I/O设备间的连 接部件； I/O端口一般指I/O接口中的各种寄存器。 I/O接口和I/O端口是两个不同的概念。一 个接口中往往包含若干个端口，因此接口地址 往往包含有若干个端口地址。
若为输出，除数据传送方向相反以外，其他操作 与输入类似。工作过程如下： 1）CPU发I/O地址地址总线接口设备选择 器译码选中，发SEL信号开命令接收门； 2）输出： CPU通过输出指令（OUT）将数据放 入接口DBR中； 3）CPU发启动命令 D置0，B置1 接口向设 备发启动命令设备开始工作； 4）CPU等待，输出设备将数据从 DBR取走； 5）外设工作完成，完成信号接口 B置0，D 置 1； 6）准备就绪信号控制总线 CPU，CPU可通 过指令再次向接口DBR输出数据，进行第二次传送。
2. 简要说明CPU与I/O之间传递信息可采用 哪几种联络方式？它们分别用于什么场合？ 答： CPU与I/O之间传递信息常采用三种联 络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为： 直接控制适用于结构极简单、速度极慢的 I/O设备，CPU直接控制外设处于某种状态而无须 联络信号。 同步方式采用统一的时标进行联络，适用于 CPU与I/O速度差不大，近距离传送的场合。 异步方式采用应答机制进行联络，适用于 CPU与I/O速度差较大、远距离传送的场合。
启动
I/O准备 就绪
DMA请求
数据传送： 响应， 让出一个 MM周期
现行程序
准备下 个数据
现行程序 A
DMA请求 总线请求
就绪
D
B
CPU
DMAC
C
I/O
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？解：1024 = 10 根。
由于一次可读写8位数据，所以需要8根数据输入输出线。
n = log2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？解：因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。
所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。
试求：(1)实现该存储器所需芯片数量(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？解：(1)需要16组来构成16K，共需芯片16×8 = 128片(2)需要的地址线总位数是14位。
因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
每块板的结构如下图4块板共同组成16K×8存储器的结构图【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。
设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：注：采用全译码方式方案4组不同的4K的RAM芯片。
可以写出片选逻辑表达式【5-17】用容量为16K×1的DRAM芯片构成64KB的存储器(1)画出该存储器的结构框图(2)设存储器的读写周期均为0.5微秒，CPU在1微秒内至少要访存一次，试问采用哪种刷新方式比较合理？相邻两行之间的刷新间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：(1)结构框图如下(若看不清可以从”视图”菜单中调整显示比例)(2)由于存储器芯片规格为16K×1，所以，其芯片内部的存储矩阵是128×128的存储矩阵。
计算机组成原理第五章答案
可编辑ppt
8
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
② I3 ADD R3 , R4 ;(R3)+(R4)R3 I4 MUL R4 , R5 ;(R4) ×(R5) R4 读后写相关
第5章 中央处理机
2、参见图5.15的数据通路，画出存数指令STO R1，（R2） 的指令周期流程图，其含义是将寄存器R1的内容传送至 （R2）为地址的数存单元中。
指令 地址
数据单元 指令
数据 地址
数据
可编辑ppt
2
存数指令STO R1，（R2）
取指周期
执行周期
PC0 G (PC)AR ARi
R/W=1 (M)DR
③ I5 LDA R6 , B ;M(B)R6
写后写相关
I6 MUL R6 , R7 ;(R6) ×(R7) R6
可编辑ppt
9
微指令的数目为80×3+1=241条； 微指令字长为32/8=4字节； 故，控制存储器的容量为 241×4=964字节
该容量为控制存储器的最小容量。
可编辑பைடு நூலகம்pt
6
13、指令流水线有取指（IF）、译码（ID）、执行 （EX）、访存（MEM）、写回寄存器堆（WB） 五个过程段，共有20条指令连续输入此流水线。
DR0 G
(DR)IR
IRi
R20 (R2)AR G
ARi
R10 (R1)DR G
DRi
DRMM R/W=0
译码
可编辑ppt
3
3、参见图5.15的数据通路，画出取数指令LAD (R3)， R0的指令周期流程图，其含义是将(R3)为地址数存 单元的内容取至寄存器R0中。
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某一时间总线只能被一个主模块使用，当有多个主模 块试图同时使用总线时，需要总线仲裁机构对这些主模块 的总线请求信号进行仲裁，依据一定优先级判定哪个模块 可以使用总线。
（1）CPU执行程序； （2）CPU与I/O设备交换数据； （3）高速I/O设备与主存交换数据。
题解: 主模块指对总线具有控制能力的模块；而从模块是指
只能被动地响应主模块发来的总线命令的模块，从模块对 总线没有控制权。
（1）CPU是主模块，存储器是从模块； （2） CPU是主模块，I/O设备是从模块； （3）高速I/O设备是主模块，主存是从模块。
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5.5
5.5 异步通信方式和同步通信方式的实质性区别是什么？ 对于采用异步通信方式的总线来说，发送者和接收者按照 各自的速度处理数据传送，那么它们之间是否需要进行时 间上的协调？为什么？ 答： 异步通信和同步通信的实质性区别在于是否采用统一 的时标进行控制。 对于采用异步通信方式的总线来说，发送者和接收者 按照各自的速度处理数据传送，它们之间需要进行时间上 的协调，采用应答方式取得联系，否则无法配合完成操作 。
请求 不互锁方式：
回答
请求 半互锁方式：
回答
地址
读命令 ③
数据
请求 全互锁方式：
回答
tt00
t1t1 t2t2
t3t3Βιβλιοθήκη t0：发请求；t1：请求激励回答；
t2：回答激励请求结束； t3：请求结束激励回答结束。
三种互锁关系示意 图
访存请求 存储器应答
④
②
①
③
CPU读主存的全互锁异步应答示意
题解：总线的一次信息传送过程大致分申请分配、寻址、传送、结 束四个阶段，其中申请分配阶段是在进入总线周期之前完成的。
同步通信时CPU通过总线从主存读数据的时序关系图如下（以1个 总线周期包含4个时钟为例，见教材图5-7）：
时钟
T1
T2
T3
T4
地址
读命令
数据
半同步通信在正常总线周期通信双方的时间协调方式与同 步通信相同。但对于少数特慢的设备，增加一条‘等待’ 状态信号线（/WAIT）来控制是否进入等待状态，并根据 需要插入若干个‘等待’时钟，以使正常总线周期得到延 长。通过监测“等待” 信号的有无，决定进入或者退出 等待时钟，实现通信双方在时间上的协调。
总线数据传输率= 560MBps =4480bps
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5.4
5.4 请计算总线性能参数： （1）对于某32位总线，如果总线时钟频率为33MHz，若一个总
计算机组成原理习题解答
第五章题解
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5.1
5.1 什么是总线主模块？什么是总线从模块？试说明下列 情况中谁是主模块、谁是从模块？
线周期等于3个总线时钟周期，那么总线带宽和数据传输率各是多 少？
（2）如果总线时钟频率升至66MHz，总线宽度扩展为64位，总 线周期缩短为2个总线时钟周期，那么总线带宽和数据传输率又各 是多少？
题解： ⑴ 总线宽度 =32位/8 =4B 总线带宽= 33MHz×4B=132MBps 总线数据传输率 = 33MHz×4B/3=44MBps ⑵ 总线宽度 =64位/8 =8B 总线带宽= 66MHz×8B=528MBps 总线数据传输率 =66MHz×8B/2=264MBps
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5.8
5.8 为什么要设立总线仲裁机构？集中式总线控制常用哪 几种方法？对总线请求的响应速度哪一种最快？需要的控 制线数哪一种最少？哪一种对电路故障最敏感？哪一种可 方便地改变响应顺序？
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5.7
何谓半同步通信？它是如何实现通信双方在时间上的协调 的？
题解：半同步通信是一种同步和异步结合的通信方式。它 以同步通信为基础，既能像同步通信那样由统一时钟控制 ，又能像异步通信那样允许传输时间不一致，因此既保留 了同步通信控制简单的优点，又具有异步通信的灵活性， 效率介于两者之间。
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5.2
5.2 总线的一次信息传送过程大致分哪几个阶段？若采用同步通信 方式，请画出CPU通过总线从主存读数据过程中各类信号的时序关 系图。
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5.3
5.3 某总线在一个总线周期中并行传送8个字节的信息， 假设一个总线周期等于一个总线时钟周期，总线频率为 70MHz，求总线带宽和数据传输率各是多少？
题解： 总线带宽 = 70MHz×8B =560MBps
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5.6
5.6 画图说明异步通信中请求与回答有哪几种互锁关系？试举例说明 一次全互锁异步应答的通信情况。
题解：
异步通信中请求与回答有不互锁、半互锁、全互锁三种关系，如教材 图5-9所示。一次全互锁异步应答的通信情况举例见教材图5-10。