半导体器件物理(第六章)_93140777

半导体器件
物理进展
第六章其它特殊半导体器件简介Introduction to other Special Semiconductor Devices
本章内容提要：
LDMOS、VDMOS等高压功率器件 IGBT功率器件简介
SOI器件与集成电路
电荷耦合器件的原理与应用
1. LDMOS、VDMOS功率器件
（1）MOSFET作为功率器件的优势：
MOSFET为多子（多数载流子）器件，电流温度系数为负值（由迁移率随温度的变化引起），不会发生双极型功率器件的二次击穿现象（由Iceo，β随温度的升高而引起）；
没有少子（少数载流子）的存贮效应，开关响应速度较快；
栅极输入阻抗较高，所需的控制功率较小；
具有一定的功率输出能力，可与控制电路集成在一起，形成Smart Power IC，例如LCD显示器的高压驱动电路（Driver）。

（2）MOSFET的击穿特性：
（A）导通前的击穿：
源漏穿通：
早期的解释：随着源漏电压增大，→源漏耗尽区不断展宽，直至相碰到一起，→导致发生源漏穿通效应（这里仍然采用的是平面PN结耗尽区的概念，尽管可能不是十分准确）；
目前的理解：由于DIBL效应引起的源漏穿通，与器件的沟道长度及沟道掺杂分布有关，其特点是（与PN结的击穿特性相比）击穿特性的发生不是非常急剧，换句话说，器件的击穿特性不是十分陡直的硬击穿，而是比较平缓的软击穿特性。

漏端PN结击穿：
比单纯的非MOSFET漏区的PN结击穿电压要低（原因：受场区离子注入、沟道区调开启离子注入等因素的影响），由于侧向双极型晶体管的放大作用，使得BV PN 有所下降（类似BV CEO 小于BV CBO ），不同点在于MOS器件的衬底（相当于BJT器件的基区）不是悬空的，而是接地（只是接地电阻可能偏大），这种击穿特性的特点是雪崩电流的发生比较急剧，发生雪崩效应之前的反向电流也很小。

（B ）导通后的击穿：主要是由于侧向双极型晶体管效应所导致，特别是由于器件衬底电流的影响，将使源衬PN 结出现正偏现象，致使侧向双极型晶体管效应更为严重。

MOSFET导通后的击穿现象：
（C）提高MOSFET击穿电压的有效方法：在器件的漏区周围增加低掺杂的过渡区，以减小漏端峰值电场强度，从而提高器件的击穿电压。

（3）高压MOS器件结构的电场分析：
N-区的作用：当高压MOS器件截止时，N-区为耗尽层的过渡区；当器件导通时，N-区则相当于一个串联电阻。

器件截止时的漏端电场分析：N-区的耗尽是从器件沟道的末端逐步展开的，假定最后所
加的源漏电压V
DS 刚好将N-区完全耗尽，按照
平面PN结近似，则漏端耗尽区中的最大电场强度为：
S D
D M L
qN E
ε
=
高压MOS器件漏端电场分布情况分析：漏端耗尽区中的最大电场为
S D
D M L
qN E
ε
=
假定外加电压基本上都降落在N-区上（这对应于单边突变PN结、沟道截止的情况，是一个基本合理的假设），则相应的所加源漏电压V DS 为：
S D D DS
L qN V ε22≈由此得到：S
DS
D M V qN
E ε2=器件发生击穿时，其最大电场是确定的，即为半导体材料的击穿电场强度，对硅材料，即：
cm V E E C M /1055
×≈=
由此得到器件的击穿电压为：
D
C
S DS qN E BV 22
ε=关于器件N-区的优化：
为确保所需的击穿电压，N-区的掺杂浓度要足够低，N-区的长度也要足够长；但是N-区的掺杂浓度过低，N-区的长度过长，将会使器件的串联电阻大大增加。

一般在进行高压MOS 器件的优化设计时，依据击穿时的最大电场强度，按照所需的击穿电压首先确定N-区的掺杂浓度，然后再求出对应的N-区长度。

由上式可见，在MOS 器件N-区长度L D 足够长的前提下，适当降低N-区的掺杂浓度，可以提高器件的最大击穿电压。

（4）DDD（Double Diffused Drain）器件结构与漏阱过渡方案：
主要优点：如图所示，器件的漏端PN结处于全保护状态，即不但保护了沟道-漏端PN结的击穿，也保护漏-衬PN结的击穿。

串联的耗尽型
MOS器件的作用：
减小串联电阻，但
不影响截止时的过
渡区；另外耗尽型
MOS器件的饱和特
性可大大减小源漏
电流的上翘现象。

（5）LDMOS（Lateral Double-Diffused MOS）器件：器件结构特点：采用源区双扩散结构，利用P型杂质比N型杂质扩散速度快的特点，由二者的扩散结深之差形成器件的导电沟道和有效沟道长度，另外结构上在器件漏端包含一个串联的耗尽型NMOS器件。

性能特点：可提供高压、
大电流和中等输出功
率，另外器件结构上容
易形成较大的栅-漏寄
生电容，具有米勒效应
（Miller Effect），
对器件的高频性能会有
较大的负面影响。

（6）VDMOS（Vertical Double -Diffused MOS）器件：性能特点：通过多单
元组合和外延层厚度
及掺杂浓度的优化，
可望提供高电压、大
电流和中等的输出功
率（通常高于LDMOS
器件）。

器件结构特点：同样采用双扩散结构，利用P型杂质比N型杂质扩散速度快的特点，由二者的扩散结深之差形成器件的导电沟道和有效沟道长度，但其漏极为衬底（在垂直方向），因此该结构仅适用于高压、大电流的分立器件，不利于单片集成化。

（7）实际CMOS工艺中的高压MOS器件实现方案：
2.IGBT（绝缘栅双极型晶体管，Insulated Gate Bipolar Transistor）功率器件简介（1）器件基本结构：类似VDMOS器件，只是将N＋衬底改换成了P＋衬底，这种改换巧妙地将双极型器件中的电导调制效应引入到了N型漂移区中，从而大大降低了器件的导通电阻。

其中的发射极（Emitter）有时也称作阴极（Cathode），收集极（Collector）有时也称作阳极（Anode）。

右图所示为IGBT器
件中一个单元的剖
面结构示意图
国际电工委员会IEC在其TC(CO)1339号文件中对IGBT器件中的各个区域做了如下的命名规定，即继续沿用MOSFET的命名原则，将上述N＋区称为源区或源极，N－外延层称为漏区，源区和漏区之间的P型区称为亚沟道区（Sub-channel region），控制栅仍称为栅极，P＋衬底称为漏注入区（Drain Injector）或漏极，这是IGBT器件特有的功能区，它与漏区及亚沟道区一起构成了一个PNP型的双极型晶体管，并起到发射区的作用，向漏区注入空穴，进行电导调制，从而降低IGBT器件的通态压降。

另外，为了兼顾传统的习惯，IEC同时也规定，源区或源极（S）也可称为发射极（E），漏极（D）也可称为收集极（C）。

IGBT器件的等效电路：
IGBT器件的等效电路可由一个NMOS晶体管和一个PNP 型的双极晶体管构成。

注意：
图中I
n 为通过NMOS晶体管的沟
道电子电流给PNP型双极晶体
管基区提供的基极电子电流。

IGBT器件在电路中常用的符号
（2）工作原理分析：
反向关断状态：当收集极上外加的电压相对于发射极为负值时，器件下方的PN结J 1将处于反偏状态，因此无电流流过IGBT器件，外加的反向负电压主要降落在N型漂移区上，故器件对反向负电压具有较高的反向阻断能力；
正向关断状态：当收集极上外加的电压相对于发射极为正值时，如果器件的栅极电压为零（即栅极与发射极相连），此时器件上部的PN结J 2将处于反偏状态，因此仍然无电流流过器件，外加的正向电压也同样是主要降落在N型漂移区上，器件也同样具有较高的正向阻断能力；
正向导通状态：当收集极上外加的电压相对于发射极为正值，且栅极相对于发射极的电压也足够高，使得栅极下面的P型区表面达到反型，此时电子由N＋发射区流向N型漂移区，给垂直结构的PNP晶体管提供基极电流。

由于该PNP双极型晶体管的发射结J 1处于正偏状态，通过晶体管的放大作用，器件具有较强的正向电流导通能力；
通过金属连线将PN结J 3短路，从而使寄生的PNPN晶闸管效应得到抑制，保证器件可以有效地关断；
IGBT由于出色地将MOSFET和双极型晶体管的优点结合在一起，它自二十世纪八十年代诞生以来，已经逐步发展成为最受瞩目的高压功率器件之一。

3. SOI器件与集成电路
SOI技术（绝缘层上硅，Silicon On Insulator），最早是从SOS（蓝宝石上硅，Silicon On Sapphire）技术发展过来，目前制备SOI材料的技术主要有ELO （外延横向过生长，Epitaxial Lateral Overgrowth）、SIMOX（注氧隔离，Separation by IMplantation of Oxygen）和SDB（硅片直接键合，Silicon Direct Bonding）等方法。

SOI技术的优点：
利于三维集成，可望实现高密度集成电路；源漏PN结寄生电容减小，便于实现超高速；抗辐射，可用于航天和军事武器装备中；彻底消除了体硅CMOS器件结构中所固有的Latch-up效应。

辐射对半导体器件造成的影响主要分两大类：硬损伤和软失效。

硬损伤主要是由各种高能射线对器件造成的辐射损伤和特性退化；软失效则是当高能粒子穿过器件中的耗尽区，沿着其运动轨迹将激发大量电子-空穴对，产生光电流，从而造成电路中的动态信息丢失甚至静态逻辑翻转。

在SOI器件中，由于没有大面积的阱区，仅有垂直的源漏PN结侧面，结面积很小，且衬底是绝缘层，无电流通路，因此其抗辐射能力较强。

SOI器件中彻底消除了体硅CMOS电路中固有的寄生PNPN结构，因此从根本上杜绝了Latch-up效应的发生，提高了电路的可靠性。

厚膜SOI器件与薄膜SOI器件：（部分耗尽SOI器件与全耗尽SOI器件，即Partially Depleted 器件和Fully Depleted器件，简称PD SOI和FD SOI，区别在于硅薄膜中是否存在中性区。

）
背栅耦合效应：所谓背栅耦合效应，是指SOI上的硅薄膜与绝缘衬底的界面处以及背面氧化层中往往会有正电荷存在，这样就会对器件的沟道有影响，特别是对于SIMOX的SOI衬底，其背面氧化层的厚度一般不是很大，背栅效应就会更加明显。

对于厚膜SOI器件（部分耗尽器件），由于存在中性屏蔽区，所以背栅一般不会影响表面沟道，但是有可能会形成背面的漏电沟道；
对于薄膜SOI器件（全耗尽器件），一共有四方面的电荷（源PN结电荷、漏PN结电荷、表面栅界面电荷与栅电荷、背栅电荷）共同决定器件的开启电压，但是基本上不存在背面的漏电沟道。

SOI器件的漏电分析：
SOI器件通常漏电流比较大，其原因主要是：
（1）SOI薄膜材料的缺陷密度比较高，其中少数载流子的寿命较短，导致的产生电流较大；
（2）器件有源区边缘的表面存在较多缺陷，因此有源区边缘处往往存在漏电通道；
（3）厚膜SOI器件的背面存在寄生沟道漏电等。

抑制SOI器件漏电的主要措施：
（1）采用直接键合法（SDB）制备低缺陷密度的SOI 薄膜，或对SOI薄膜进行退火处理，提高薄膜质量；（2）采用边缘钝化措施或采用环形栅器件结构，消除SOI器件的边缘漏电通道；
（3）采用薄膜SOI器件或提高背栅器件的开启电压。

Kink效应的产生机理及其抑制措施：
Kink效应：SOI/MOSFET输出特性I-V曲线出现的上翘拐点的现象。

抑制措施：增加浮空衬底与源极之间的连接。

Kink效应增加衬底与源极的连接
Kink 效应（输出I-V 特性曲线出现的上翘拐点）：随着V DS 增大，→器件漏端出现碰撞电离效应，→衬底中性区中有空穴积累，→衬底电位提高，→V BS 出现正偏，→导致侧向双极型晶体管效应，→输出电流明显增大。

（对于厚膜SOI 器件，由于衬底的中性区处于浮空状态，因此又称之为浮空衬底效应）
（1）薄膜SOI 器件无此效应，因为薄膜SOI 器件没有中性区，产生的电子-空穴对均被电场扫走，不会在衬底形成载流子堆积。

（2）P 沟道SOI 器件中此效应也不明显，因为电子扩散速率较快，不易积累；背栅的电荷为正电荷，电子积累较难达到源衬PN 结正偏注入空穴的电位；空穴的迁移率较小，侧向双极型晶体管效应也比较弱。

SOI/MOSFET中寄生的侧向双极型晶体管效应：衬底中空穴的不断积累，导致衬底电位的逐渐升高，使得SOI器件结构中寄生的横向双极型晶体管的E-B结变为正偏，从而导致横向双极型晶体管参与导电并起到放大作用。

侧向双极型晶体管
效应有可能使器件
的栅极失去控制作
用，引起所谓的“单
管闩锁”现象。

可通
过增加有效的体接
触来加以抑制。

4. 电荷耦合器件的原理与应用
电荷耦合器件（CCD：Charge Coupled Device）也是在MOS晶体管基础上发展起来的一种新型半导体器件，其基本结构也是MOS电容，但是其工作原理与MOS晶体管则有所不同。

MOS晶体管是利用栅极电场在半导体表面形成的反型层导电沟道来进行工作的，而CCD器件则是利用栅极电场在半导体表面形成深耗尽状态的势阱进行工作的。

这种处于深耗尽状态的势阱可以用来存储或处理反型电荷，而这些反型电荷则既可以代表数字信息（例如电荷的有无），也可以代表模拟信息（例如电荷的多少）。

CCD器件的应用领域目前主要集中在半导体摄像器件（例如数码相机和扫描仪等）中。

（1）MOS 表面深耗尽状态与表面势阱：
对于MOS 晶体管来
说，当栅极电压V G >V T 时
（以NMOS 器件为例），
在热平衡状态下，栅极下
的半导体表面会形成N 型
反型层，此时如果再继续
增大栅极电压V G ，则半导
体的表面势V S 基本上保持
不变，即V S ≈2ΦF ，继续
增加栅压V G 的结果，只是
使半导体表面反型层中的
电子数量不断增加。

我们知道，在单纯的MOS结构中，如果没有源漏区提供电子的注入或抽取途径，表面反型层中电子的积累和消失实际上是靠耗尽层中电子－空穴对的产生或复合过程来实现的，因此表面反型层的建立和消除都需要经过一定的弛豫时间过程，也就是说，如果我们突然给器件栅极上施加一个正偏压V G ，且V G >V T 时，半导体表面实际上并不能立即形成反型层，要达到表面形成反型层的热平衡状态，需要经过一个非热平衡状态的过渡过程，这个非热平衡状态就是所谓的深耗尽状态。

下页图示为处于深耗尽状态的MOS结构能带示意图，从图中可见，处于深耗尽状态时，MOS 结构的耗尽区宽度可以超过热平衡时的最大耗尽区宽度，表面势也可以大于2ΦF 。

在半导体表面耗尽
层中，电子－空穴对的
产生率可以近似表示为
n i /(2τ)，如果P型硅衬
底材料的掺杂浓度为
N A ，那么我们可以近似
认为上述过渡过程的弛
豫时间为2τN A /n i ，通常
这个弛豫时间可以达到
数秒甚至几十秒。

这个
非热平衡的过渡过程结
束之后，MOS 结构又逐
渐进入表面强反型的热
平衡状态。

在深耗尽状态中，栅极外加的正电压排斥P型硅衬底中的空穴，而使半导体表面形成一个负的空间电荷区，其中的负电荷就是固定的电离受主杂质，此时耗尽层的宽度不再受到热平衡时最大宽度的限制，而是直接由栅压V G 的大小来决定的，表面势V S 也不再受表面反型时V S ＝2ΦF 的限制，而是直接由栅压V G 的大小来决定的。

之所以称为深耗尽状态，也正是因为此时半导体材料的表面势满足V S >2ΦF 的缘故。

（2）深耗尽状态下表面势V S 与栅压V G 的关系：
S
S OX
S A S S S OX G V V V C V qN V V V V 0022＋＝εε+=+=
其中()OX
A OX OX S OX A
S C qN t C qN V εεεε==2
00V 0可以理解为耗尽层宽度为(εs /εox )t ox 时，耗尽层中的电荷在栅氧化层上所产生的电压降。

进一步求解上式可得：()
G G S V V V V V V 02002+−+=()FB G FB G S V V V V V V V V −+−−+=020
02考虑到功函数差ΦMS 以及栅氧化层中电荷Q SS 的等非理想因素的影响，则有：
其中OX
SS MS FB C Q V −Φ=
一个简单的实例：
假设衬底掺杂浓度为N A =2E15cm -3，栅氧化层厚度为t OX =1000A，ΦMS =-0.85V，N SS =5E10cm -2，当V G =5V 时，通过上述计算可得到：V FB =-1.08V，V 0=0.28V，V S =4.49V，显然可见V S >>2ΦF ，所以硅表面此时确实处于深耗尽状态。

半导体MOS结构表面形成的这种深耗尽状态，有时也称为表面势阱，因为当我们以衬底电位作为零电位参考点时，半导体表面处的电位即为表面势V S ，深耗尽时的V S 比较大，就意味着表面处电子的势能特别低，即硅表面形成了一个电子的势阱。

表面电子势阱的形成：
图中V G2>V G1，因此V G2形成的电子势阱比V G1形成的电子势阱要更深一些，且由于两个栅电极之间存在较大的间距，因此两个势阱之间存在一个势垒；在实际的CCD器件中，由于相邻栅电极之间的距离很小，因此相邻的势阱之间直接相连，其间的势垒已不复存在。

由栅电压形成的两个相
邻的电子势阱示意图
（3）深耗尽状态下信息的存储与表面势V S 的变化：
正是因为深耗尽状态下电子的静电势能特别低，形成了电子的势阱，因此那些代表特定信息的电子电荷才有可能储存在深耗尽状态下的电子势阱中。

在CCD 的工作过程中，
我们经常需要在某个表
面势阱中存入一定数量
的电子，这些电子可以
通过光照或电注入的方
式来产生，在CCD 中，
这些电子数量的多少也
就反映了光照强弱（即
图像亮度）的信息。

假设在某个表面势阱中存入的电子电荷面密度为Q n ，则有：OX
n
S S G C Q V V V V −=02＋因此Q n 也可表示为：()S S G OX n V V V V C Q 02−−−=当表面势阱中存储了信息电荷Q n 之后，就会使栅氧化层上的电压降增加，从而使电子势阱的表面势下降，则不难求得新的表面势为：
⎥⎥⎦
⎤⎢⎢⎣⎡−⎟⎟⎠⎞⎜⎜⎝⎛++−+=12100OX n G OX n G S C Q V V V C Q V V
考虑V FB 的影响之后，则有：
⎥⎥⎦
⎤⎢⎢⎣⎡−⎟⎟⎠⎞⎜⎜⎝⎛+−+−+−=12100OX n FB G OX n FB G S C Q V V V V C Q V V V （4）深耗尽状态下信息电荷在表面势阱中的传输：
实际的CCD器件通常是由大量MOS结构形成的阵列，例如对于三相CCD器件来说，阵列中的MOS结构可以分为三组，每组的栅电极分别连接在一起，并加上三组时钟信号φ1、φ2和φ3，当三相时钟信号按照一定的规则、周期性地依次到来时，就可以使得CCD器件中存储的信息电荷在相邻表面势阱之间不断地传输和转移。

三相CCD器件
中的时钟信号
三相CCD器件中表面势随时钟信号的变化及信息电荷在不同势阱之间的转移过程示意图：
如图所示，三相时钟信号φ1、φ2和φ3不允许同时为高电平，以确保每三个相邻栅电极中必有一个处于低电平，其表面势φS （或V S ）较低（即电子势能较高），从而构成存储不同信息电荷势阱之间的势垒。

当t=t 1时，只有φ1为高电平，所需传输的信息电荷只存在于和φ1相连的栅电极下；当t=t 2时，φ2也变为高电平，信息电荷将在与φ1及φ2相连的两个栅电极下均分；当t=t 3时，φ1开始下降，信息电荷将从与φ1相连的栅电极下逐步转移到与φ2相连的栅电极下；当t=t 4时，信息电荷完全转移到与φ2相连的栅电极下。

随着时间的推移，信息电荷还将继续转移到与φ3相连的栅电极下，最后当一个完整的时钟周期T结束之后，信息电荷就传输到了下一个与φ1相连的栅电极下。

（5）信息电荷在表面势阱中的传输效率
对于CCD器件来说，最关键的因素是信息电荷传输的效率。

当信息电荷从某一个栅电极转移到相邻的栅电极时，由于各种原因或多或少都会造成一部分信息电荷的损失。

设原有信息电荷量为Q0，转移到相邻栅电极下电荷量为Q1，其比值称为传输效率η，即：通常η小于1，但是非常接近于1，转移过程中留
下的（或称为损失掉的）电荷量Q
-1与Q
之比称为失真
率ε，即：
1
Q
Q =
η
1
Q
Q
−=
ε
根据上述定义，不难得出：1
=+εη当信息电荷转移过N个栅电极之后，总的传输效率应为ηN ，即转移N次之后的信息电荷量Q N 与原来的信息电荷量Q 0之比为：()
N N
N Q Q εη−==10对于ε很小的情况，则有：()N N N e Q Q εε−≈−=10
因为在实际的CCD器件中，信息电荷往往需要经过大于1000次的转移（即N>1000），为了确保总的传输效率仍然能够保持在90％以上，失真率ε必须要达到10-4以下。

衷心感谢大家一个学期以来的配合与支持！。