第五章锁存器和触发器

Q
S 1S
Q
G1 G3
使能信号控制门电路
5.2.1 SR 锁存器
工作原理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
HH↑ L L H
HH↑ HH L
具有直接置1、直接置0，正边沿触发的D功能触发器
5.3.1 主从触发器
主从触发器
1、CP=0时主触发器接收输入信号，CP上升沿时 从触发器根据CP上升沿前主触发器的状态触发 翻转。
2、克服了门控触发器的空翻现象。 3、主触发器在CP＝0的全部时间里输入信号都将
对主触发器起控制作用（影响抗干扰能力）。
主锁存器维持原态不变。
TG3导通，TG4断开——从锁存器Q的信号送Q端，使Q=D 。 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
5.3.1 主从触发器
可见，从锁存器在工作中总是跟随主锁存器的状态 变化，因之称为“主从”触发器。而功能上属于脉 冲边沿作用引起状态刷新，固称为D触发器。 D触发器的特性方程 如以Qn+1表示CP信号上升沿到达后触发器的状态， 则有：
5.2.1 SR 锁存器
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和 Q 的波形。
R
G4
G2
& Q4 ≥1
Q
E
≥1
&
Q
S
Q3
G1
G3
5.2.1 SR 锁存器
逻辑门控SR锁存器： １、工作方式
E=1 输出状态根据接收的SR信号改变 E=0 输出状态保持不变 ２、缺点：存在空翻（E=1期间Q可能多次翻转） ３、受约束条件的限制（SR=0）
Qn1 D （CP上升沿有效↑）
称为D触发器的特性方程。
5.3.1 主从触发器
2、 典型集成电路
74HC/HCT74 中D触发器的逻辑图
D1 1
C 。 TG1 ≥1 TG
G1 C TG2
C TG3 ≥1
TG G3
C TG4
1Q 1Q
C C TG C
C TG C
C
1C
P
RD 1
≥1 G2
≥1 G4
5.2.2 D 锁存器
1、逻辑门控D锁存器
逻辑电路图
R
G4 & Q4
G2
≥1
E
Q
1 G5
≥1
&
Q
D S
Q3 G1 G3
国标逻辑符号
D 1D
Q
E E1
Q
5.2.2 D 锁存器
逻辑功能
E
R =S
G4 & Q4
G2 ≥1
G5 1
≥1 & Q3
D
S = D G3
G1
E=0 不变
E=1 D=0
D=1
D锁存器的功能表
4. 典型集成电路 74HC/HCT373 八D锁存器
传输门控 D锁存器
锁存使能 信号
输出使能 信号
5.2.2 D 锁存器
74HC/HCT373的功能表
工作模式
使能和读锁存器 （传送模式）
锁存和读锁存器
锁存和禁止输出
输入
OE LE DN LHL LHH L L L※ L L H※ H××
内部锁存 器状态
本章教学目标
1、掌握锁存器、触发器的电路结构和工 作原理； 2、正确理解锁存器、触发器的动态特性； 3、熟练掌握D触发器、JK触发器、 T 触 发器及SR触发器的逻辑功能。
第五章 锁存器和触发器
锁存器与触发器
共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行 保持。一个锁存器或触发器能存储一位二进制码。
R=0、S=1 置1
无论初态Q n为0或1，锁存器的次态为为1态。 信号消失 后新的状态将被记忆下来。
0 G1
R
≥1
11
Q
0 G1
R
≥1
01
Q
G2 ≥1 S
1
Q
0
若初态 Q n = 1
G2 ≥1 S
1
Q
0
若初态 Q n = 0
5.2.1 SR 锁存器
R=1 、 S=0
置0
无论初态Q n为0或1，锁存器的次态为0态。 信号消失后 新的状态将被记忆下来。
当S、R 同时回到0时，由于两个与非
门的延迟时间无法确定，使得触发器 最终稳定状态也不能确定。
约束条件: SR = 0
5.2.1 SR 锁存器
2）功能表及逻辑符号
功能表
S R Q Q 锁存器 状态
0 0 不 不 保持 变变
0101 0 1010 1 1 1 0 0 不确定
逻辑符号
Q S R
Q
5.2.1 SR 锁存器
还有一级的输入与主锁 存器的输出连接，其状 态由主锁存器的状态决 D 定，称为从锁存器。
主锁存器与从锁存器结
主锁存器
从锁存器
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C TG C
C
TG4
C TG C
构相同
主锁存器的锁存使能信 号正好与从锁存器相反， 利用两个锁存器交互锁 存
1 Q
1
&1 Q 1 D
&
Q 2D S
G5 &
Q
G2
G3
&3 Q 3D R &
Q
G6
Qn+1=D
ቤተ መጻሕፍቲ ባይዱ
D
& Q4 D
G4
在CP脉冲的上升沿，触法器按此前的D信号刷新
5.3.2 维持阻塞触发器
当CP =1
D信号不影响 S 、R 的状态，Q的状态不变
置1维持线 G1
&1 Q 1 1
置0 阻塞线
D
tＳＵ tH
E
tW
tPLH Q
tPHL
D
tＳＵ tH
E
tW
tPLH Q
tPHL
建立时间tSU:表示D信号对E下降沿的最少时间提前量。 保持时间tH:表示D信号在E电平下降后需要保持的最少时间。 脉冲宽度tW:表示保证D信号正确传送对E信号最小宽度的要求。 传输延迟时间tPLH 和tPLH:表示D、E信号作用后Q（或Q）响 应的最大延迟时间。
ED Q Q
功能
Q
0
×
不 变
不变
保持
Q
10 0 1
置0
11 1 0
置1
S =0 R=1 S =1 R=0
Q=0 Q=1
5.2.2 D 锁存器
2、传输门控D锁存器
电路结构
(b) E=1时
C
D
TG1
TG1导通，
G1
TG2断开
1
Q
Q=D
C C
TG2 C
D TG
G1
1
Q
1TG
1
Q
2
G3 C G4 G2
E
1
1 G1
R
≥1
10
Q
1 G1
R
≥1
00
Q
G2 ≥1 S
0
Q
01
若初态 Q n = 1
G2 ≥1 S
0
Q
11
若初态 Q n = 0
5.2.1 SR 锁存器
S=1 、 R=1 状态不确定
无论初态Q n为0或1，触发器的次态 Q n 、Q n 都为0 。
1 G1
R
≥1
G2 ≥1 S
1
0
Q
Q
0
触发器的输出既不是0态，也不是1态
SS
Q
RR
Q
基本SR锁存器
5.2.1 SR 锁存器
例5.2.2 运用基本SR锁存器消除机械开关触点抖动引 起的脉冲输出。
+5V
R
t0
vO
t1
vO
+5V
t0
t1
t
5.2.1 SR 锁存器
+5V
100k
S
A S
B
100k R +5V
1 2
74HCT00
≥
QS
1
R
≥
1
Q
5.2.1 SR 锁存器
基本SR锁存器： １、在输入信号S和R的全部时间内，都能直接
1
C
1
Q
G2
(c) E=0时 TG2导通， TG1断开 Q 不变
D TG
G1
1
Q
T1 G
2
1
Q
G2
工作波形
5.2.2 D 锁存器
C D TG TG
G1
1
QD
1C C
TG C
E
TG
2
Q
1
Q
G3 C G4 G2
Q
E1
1C
5.2.2 D 锁存器
3、D锁存器的动态特性
定时图:表示电路动作过程中，对各输入信号的时间要 求以及输出对输入信号的响应时间。
不同点：
锁存器---对脉冲电平敏感的存储电 路，在特定输入脉冲电平作用下改 E
变状态。
E
触发器---对脉冲边沿敏感的存储电 CP
路，在时钟脉冲的上升沿或下降沿
的变化瞬间改变状态。
CP
5.1 双稳态存储单元电路
5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路
5.1.1 双稳态的概念
双稳态的物理模型
Q4= D Q1 = D
D
G1
&1
Q1 D
&
Q21 S
G5 &
Q
G2
G3
&3 Q 31 R &
Q
G6
& Q4 D
G4
D 信号进入触发器,为状态刷新作好准备
5.3.2 维持阻塞触发器
当CP 由0 跳变为1
G2G3被打开
Q2 Q3状态分别由Q1 Q4决定
Q3 = Q4
Q2 = Q1
CP
S 、 R互补
G1
11 VI2
G2
Q0 VO2
01 VI2
G2
Q1 VO2
5.2 锁存器
5.2.1 SR 锁存器 5.2.1 D 锁存器
5.2.1 SR 锁存器
锁存器:是一种对脉冲电平敏感的存储单元电路
1. 基本SR锁存器
G1
R
≥1
Q
G2
≥1
S
Q
+VDD
或非门
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
改变输出端的状态； ２、抗干扰能力最弱； ３、受约束条件的限制；
与非门构成的基本SR锁存器约束条件：S+R=1 或非门构成的基本SR锁存器约束条件：SR=0
5.2.1 SR 锁存器
2. 逻辑门控SR锁存器
电路结构 基本SR锁存器 国标逻辑符号
R
G4
G2
& Q4 ≥1
Q
E
R 1R
Q
E E1
≥1
&
S
Q3
G2
G4
C
CP
1C
5.3.1 主从触发器
1、工作原理
(1) CP=0时: C =1，C=0，
C
CP
1C
主锁存器
从锁存器
D
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C TG C
C
TG4
C TG C
1 Q
1
G2
G4
TG1导通，TG2断开——输入信号D 送入主锁存器。 Q跟随D端的状态变化，使Q=D。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
5.3.1 主从触发器
(2) CP由0跳变到1 :
C =0，C=1，
D
主锁存器
从锁存器
C TG1
TG
G1 1
C
Q
TG3 TG
1 G3
Q Q
C
TG2
C
TG4
C
C TG C
C TG C
CP
1C
1 Q
1
G2
G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
5.2.1 SR 锁存器
1) 工作原理
R=0、S=0
R0
G1 ≥1
状态不变
11
Q
R0
G1 ≥1
00
Q
G2 ≥1
S
0
Q0
若初态 Q n = 1
G2 ≥1
S
0
Q
1
若初态 Q n = 0
5.2.1 SR 锁存器
在时钟脉冲边沿作用下的状 E
态刷新称为触发；具有这种 E 特性的存储单元电路称为触
发器.
触发器在CP的上升沿(下降
CP
沿)对信号敏感
CP：上升沿触发
CP
CP ：下降沿触发
5.3 触发器的电路结构和工作原理
触发器主要有三种： 主从触发器 维持阻塞触发器 传输延迟触发器
5.3.1 主从触发器
主从触发器由两级锁存器构成，其中一级接收输入信号，其状 态直接由输入信号决定，称为主锁存器
L H L H ×
输出
QN L H L H 高阻
L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。
5.3 触发器的电路结构和工作原理
5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.3.3 利用传输延时的触发器 5.3.4 触发器的动态特性
5.3 触发器的电路结构和工作原理
锁存器在E的高(低)电平期间 对信号敏感
介稳态
稳态
稳态
0
1
5.1.2 双稳态存储单元电路
1. 电路结构
G1
1
Q
G2
1
Q
反馈 电路有两个互补的输出端 Q端的状态定义为电路输出状态。
5.1.2 双稳态存储单元电路
2、数字逻辑分析——电路具有记忆1位二进制数据的功能。
当Q=1
当Q=0
G1 VI10 1 VO1 Q 1 1
G1 VI11 1 VO1 Q 0 0
5.2.2 D 锁存器
tSU、 tH、 tW是对输入时间的要求，若不遵守对 输入信号的要求，则可能出现错误的逻辑输出；
tPLH 和tPLH是电路输出的延迟，对后面驱动的 电路的时间特性产生影响；
对上述的时间关系，要留有充分的时间余地， 特别是电路工作在接近定时极限的高频条件下。
5.2.2 D 锁存器