PCM

脉冲编码调制
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脉冲编码调制简称PCM
脉冲编码调制（PulseCodeModulation），简称PCM。

是数字信号是对连续变化的模拟信号进行抽样、量化和编码产生。

PCM的优点就是音质好，缺点就是体积大。

PCM可以提供用户从2M到155M速率的数字数据专线业务，也可以提供话音、图象传送、远程教学等其他业务。

PCM有两个标准（表现形式）：E1和T1。

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∙ 1 简介
∙ 2 发展史
∙ 3 工作原理
∙ 4 编码
∙ 5 E1标准
∙ 6 相关词条
∙7 参考资料
脉冲编码调制-简介
脉冲编码调制简介
在光纤通信系统中，光纤中传输的是二进制光脉冲“0”码和“1”码，它由二进制数字信号对光源进行通断调制而产生。

而数字信号是对连续变化的模拟信号进行抽样、量化和编码产生的，称为PCM（pulsecodemodulation），即脉冲编码调制。

这种电的数字信号称为数字基带信号，由PCM电端机产生。

现在的数字传输系统都是采用脉码调制（PulseCodeModulation）体制。

PCM最初并非传输计算机数据用的，而是使交换机之间有一条中继线不是只传送一条电话信号。

PCM有两个标准（表现形式）即E1和T1。

中国采用的是欧洲的E1标准。

T1的速率是1.544Mbit/s，E1的速率是2.048Mbit/s。

脉冲编码调制可以向用户提供多种业务，既可以提供从2M到155M速率的数字数据专线业务，也可以提供话音、图象传送、远程教学等其他业务。

特别适用于对数据传输速率要求较高，需要更高带宽的用户使用。

脉冲编码调制-发展史
脉冲编码调制发展史
脉冲编码调制是70年代末发展起来的，记录媒体之一的CD，80年代初由飞利浦和索尼公司共同推出。

脉码调制的音频格式也被DVD-A所采用，它支持立体声和5.1环绕声，1999年由DVD讨论会发布和推出的。

脉冲编码调制的比特率，从14-bit发展到16-bit、18-bit、20-bit直到24-bit；采样频率从44.1kHz发展到192kHz。

PCM脉码调制这项技术可以改善和提高的方面则越来越来小。

只是简单的增加PCM脉码调制比特率和采样率，不能根本的改善它的根本问题。

其原因是PCM的主要问题在于：
（1）任何脉冲编码调制数字音频系统需要在其输入端设置急剧升降的滤波器，仅让
20Hz-22.05kHz的频率通过（高端22.05kHz是由于CD44.1kHz的一半频率而确定）。

（2）在录音时采用多级或者串联抽选的数字滤波器（减低采样频率），在重放时采用多级的内插的数字滤波器（提高采样频率），为了控制小信号在编码时的失真，两者又都需要加入重复定量噪声。

这样就限制了PCM技术在音频还原时的保真度。

为了全面改善脉冲编码调制数字音频技术，获得更好的声音质量，就需要有新的技术来替换。

飞利浦和索尼公司再次联手，共同推出一种称为直接流数字编码技术DSD的格式，其记录媒体为超级音频CD即SACD，支持立体声和5.1环绕声。

DSD是PCM脉冲编码调制的进化版。

脉冲编码调制-工作原理
脉冲编码调制工作原理
脉冲编码调制就是把一个时间连续，取值连续的模拟信号变换成时间离散，取值离散的数字信号后在信道中传输。

脉冲编码调制就是对模拟信号先抽样，再对样值幅度量化，编码的过程。

抽样，就是对模拟信号进行周期性扫描，把时间上连续的信号变成时间上离散的信号。

该模拟信号经过抽样后还应当包含原信号中所有信息，也就是说能无失真的恢复原模拟信号。

它的抽样速率的下限是由抽样定理确定的。

抽样速率采用8Kbit/s。

量化，就是把经过抽样得到的瞬时值将其幅度离散，即用一组规定的电平，把瞬时抽样值用最接近的电平值来表示。

一个模拟信号经过抽样量化后，得到已量化的脉冲幅度调制信号，它仅为有限个数值。

编码，就是用一组二进制码组来表示每一个有固定电平的量化值。

然而，实际上量化是在编码过程中同时完成的，故编码过程也称为模/数变换，可记作A/D。

话音信号先经防混叠低通滤波器，进行脉冲抽样，变成8KHz重复频率的抽样信号（即离散的脉冲调幅PAM信号），然后将幅度连续的PAM信号用“四舍五入”办法量化为有限个幅度取值的信号，再经编码后转换成二进制码。

对于电话，CCITT规定抽样率为8KHz，每抽样值编8位码，即共有28=256个量化值，因而每话路PCM编码后的标准数码率是64kb/s。

为解决均匀量化时小信号量化误差大，音质差的问题，在实际中采用不均匀选取量化间隔的非线性量化方法，即量化特性在小信号时分层密，量化间隔小，而在大信号时分层疏，量化间隔大。

在实际中使用的是两种对数形式的压缩特性：A律和U律，A律编码主要用于30/32路一次群系统，U律编码主要用于24路一次群系统。

A律PCM用于欧洲和中国，U律PCM用于北美和日本。

脉冲编码调制-编码
脉冲编码调制编码
PCM编码原理与规则：PCM数字接口是G.703标准，通过75Ω同轴电缆或120Ω双绞线进行非对称或对称传输，传输码型为含有定时关系的HDB3码，接收端通过译码可以恢复定时，实现时钟同步。

Fb为帧同步信号，C2为时钟信号，速率为2.048Mbps，数据在时钟下降沿有效，E1接口具有PCM帧结构，一个复帧包括16个帧，一个帧为125μs，分为32个时隙，其中偶帧的零时隙传输同步信息码0011011，奇帧的零时隙传输对告码，16时隙传输信令信息，其它各时隙传输数据，每个时隙传输8比特数据。

脉冲编码调制-E1标准
脉冲编码调制E1标准
E1是PCM其中一个标准（表现形式）。

由PCM脉码调制编码中E1的时隙特征可知，E1共分32个时隙TS0-TS31。

每个时隙为64K，其中TS0为被帧同步码，Si，Sa4，Sa5，Sa6，Sa7，A比特占用，若系统运用了CRC校验，则Si比特位置改传CRC校验码。

TS16为信令时隙，当使用到信令(共路信令或随路信令)时，该时隙用来传输信令，用户不可用来传输数据。

所以2M的PCM码型有
1、PCM30：PCM30用户可用时隙为30个，TS1-TS15，TS17-TS31。

TS16传送信令，无CRC
校验。

2、PCM31：PCM30用户可用时隙为31个，S1-TS15，TS16-TS31。

TS16不传送信令，无CRC 校验。

3、PCM30C：PCM30用户可用时隙为30个，TS1-TS15，TS17-TS31。

TS16传送信令，有CRC 校验。

4、PCM31C：PCM30用户可用时隙为31个，TS1-TS15，TS16-TS31。

TS16不传送信令，有CRC 校验。

CE1，就是把2M的传输分成了30个64K的时隙，一般写成N*64，
CE1----最多可有31个信道承载数据timeslots1----31timeslots0传同步
PCME1形式结构简述
在PCME1形式信道中，8bit组成一个时隙（TS），由32个时隙组成了一个帧（F），16个帧组成一个复帧（MF）。

在一个帧中，TS0主要用于传送帧。

定位信号（FAS）：CRC-4（循环冗余校验）和对端告警指示，TS16主要传送随路信令（CAS）、复帧定位信号和复帧对端告警指示，TS1至TS15和TS17至TS31共30个时隙传送话音或数据等信息。

称TS1至TS15和TS17至TS31为净荷，TS0和TS16为开销。

如果采用带外公共信道信令（CCS），TS16
就失去了传送信令的用途，该时隙也可用来传送信息信号，这时帧结构的净荷为TS1至TS31，开销只有TS0。

PCME1形式接口
G703非平衡的75ohm，平衡的120ohm2种接口
使用PCME1形式有三种方法
1、将整个2M用作一条链路，如DDN2M；
2、将2M用作若干个64k及其组合，如128K，256K等，这就是CE1；
3、在用作语音交换机的数字中继时，这也是E1最本来的用途，是把一条E1作为32个64K 来用，但是时隙0和时隙15是用作signaling即信令的，所以一条E1可以传30路话音。

PRI就是其中的最常用的一种接入方式，标准叫PRA信令。

用2611等的广域网接口卡，经V.35-G.703转换器接E1线。

这样的成本比E1卡低，DDN的2M速率线路是经HDSL线路拉至用户侧。

E1可由传输设备出的光纤拉至用户侧的光端机提供E1服务。

PCME1形式使用注意事项
PCME1形式接口对接时，双方的E1不能有信号丢失/帧失步/复帧失步/滑码告警，但是双方在E1接口参数上必须完全一致，因为个别特性参数的不一致，不会在指示灯或者告警台上有任何告警，但是会造成数据通道的不通/误码/滑码/失步等情况。

这些特性参数主要有；阻抗/帧结构/CRC4校验
PCME1形式阻值有75ohm和120ohm两种，PCME1形式帧结构有PCM31/PCM30/不成帧三种。

PCME1形式和PCME2形式区别
1、PCMT1形式是高速传输的另一种标准。

一条PCMT1形式可以同时有多个并发信道，每个信道都是一个独立的连接。

在美国的标准PCMT1形式服务提供24个信道，每个信道的速率是56K。

PCMT1形式服务与其相应的设备ISDN和普通电话相比都更加昂贵。

而PCME2形式相对费却较少。

2、PCMT1形式通常用于需要在远程站点间进高带宽高速率传输的大型组织。

64K专用数据线（DDL）作为T1服务的一个变种或一个分支服务，也提供此类服务。

而一条PCME1形式线，只要有ProxyServer提供的缓冲功能，在同等传输下，比PCMT1形式可以有效地节省带宽。

3、PCMT1形式提供23个B信道和一个D信道，即23B+D.1.544Mbps；PCME1形式提供30个B信道和一个D信道，即30B+D.2.048Mbps
4、PCMT1形式表示具有高质量的通话和数据传送界面，北美使用T1标准，能够支持Max的24位用户同时拔号，而欧洲使用E1标准，可以支持30位用户，PCMT1形式仅是MAX的简单接口。

数字音频处理是指为真实再现声音的逼真效果而对音频进行的编解码处理技术,它是宽带网络多媒体、移动多媒体通信的关键技术.Audio Codec′97(音频数字信号编/解码器)是其中一种用于声音录放的技术标准,简称AC′97. AC′97采用双集成结构,即Digital Controller(数字信号控制器)和Audio Codec(音频编解码),使模/数转换器ADC和数?模转换器DAC转换模块独立,尽可能降低EMI(电磁干扰)的影响。

利用FPGA,可以实现复杂的逻辑控制,对大量音频数据做并行处理.FPGA提供可编程时钟发生器,满足
音视频处理要求的时钟范围宽、相位抖动(Phase Jitter)小的要求,并为系统提供可控延时。

1 AC-Link音频编/解码原理
AC-Link是连接Digital Controller和Audio Codec的5线串行时分多路I/O接口,固定时钟频率48kHz 由串行位时钟12.288MHz经256分频而来,支持一个控制器和最多4个编码器. AC-Link只能传输48kHz固定取样率的PCM(脉冲编码调制)信号,字长从16Bit到20Bit,其它取样率的PCM信号须经过SRC(取样率转换)转换成48kHz。

AC-Link接口时序如图1所示,输入输出音频数据和控制寄存器的读写命令组织在一帧里,一个输入或输出分割成12个时隙,每个时隙为20位采样分辨率.控制器把12.288MHz时钟256分频,产生一个SYNC信号,此信号用于标志一个输入(输出)帧的开始。

图1 双向AC-Link数据帧及时隙分配
由图1可知,每个输入(输出)帧除了有12个20位的数据/命令(数据/状态)复用时隙外,还有一个特殊的16位的帧首时隙,此时隙主要用来标志此帧是否可用,如果此帧可用,那么此帧中对应时隙中为有效数据。

如图2所示,PCM通过抽样、量化、编码三个步骤将连续变化的模拟信号转换为数字编码,PCM编码是最高保真水平编码,音质好但体积大.AC-Link能够传输48KHz固定取样率的PCM信号,字长可以从16Bit到20Bit,其它取样率的PCM信号必须先经过SRC(Sample Rate Conversion,取样率转换)转换成48KHz。

图2 AC-Link音频编?解码过程
如果PCM信号的字长低于DAC的,那么Controller会自动将PCM信号进行移位,使其MSB( Most Significant Bit,最高有效位)对齐,低位补0.如果PCM信号的字长高于DAC的,那么必须先通过Dither(抖动)降低字长后或者直接就经过AC-Link接口传输到Codec,如果DAC字长不够AC-Link接口的高,那么它会自动将AC-Link接口超过字字长的LSBs(Least Significant Bit,最低有效位)去掉.DAC输出的是阶梯状或者是脉冲状信号,还必须经过LPF(Low Pass Filter,低通滤波器)滤波整形恢复为原来的音频信号。

2 FPGA音频编/解码系统结构
FPGA音频编/解码系统以ACEX1K和AD1881芯片为核心,如图3所示。

图3 FPGA音频编/解码系统图
ACEX1K-FPAG有147个用户可用I/O,系统门数最多257000,逻辑门100000.内部有4992个逻辑单元(LE),有12个嵌入式存储块(EAB),即49125位双口RAM.使用EAB构成的RAM、ROM、双口RAM和FIFO等结构可大大提高基于查找表(LUT)的算术运算、数字信号处理性能.在AC-Link音频编解码系统中,FPGA控制模块根据后向控制流,为音频编码模块提供多路帧同步信号。

AD1881是A/D、D/A接口芯片,支持AC′97标准接口,实现全双工16位立体声的音频编?解码,采样率
7K～48KHz.系统复位完成FPGA 程序加载后,由FPGA的I2C总线模块对AD1881初始化,初始化结束后等待采集命令.初始化成功后,AD1881实时处理模拟音频信号。

用FPGA实现AC-Link声卡的D/A变换功能所需要的资源并不多,用一片ACEX1K100芯片做D/A转换,
只消耗了30%左右的资源,在具体应用中,有时并不需要校验位及出错信号,则占用系统资源更少。

3 AC-Link音频编/解码的VHDL设计
FPGA中的AC音频编/解码设计是通过VHDL编程实现的.VHDL是一种应用非常广泛的硬件描述语言,它的语言覆盖面广,描述能力强;可以描述最抽象的系统级,也可以描述最精确的逻辑级、门级. AC-Link系统
采用结构化VHDL进行设计的整个系统是一个VHDL语言文件,包括几个BLOCK语言.下面分别介绍各模块实现的功能。

程序中,S1用来为sreg模块作为并行输入允许端.该信号在每个时隙的第一个数据位时出现,在此时,该时隙的数据被置入sreg模块,然后该模块开始串行移位输出,以后的各个时隙也按此过程工作。

(2)调用并行输入、串行输出模块,设计AC-Link.vhd.AC-Link的D/A转换控制器向编码器写数据,然后这些数据D/A转换成模拟信号,最后经功放输出
程序中对时隙的分配是采用IF_THEN_ELSEIF_THEN_ELSE_ENDIF语句实现,当计数器小于16时是第0时隙,以后每隔20个计数为一个时隙.使用CASE语句在不同时隙,输出赋以相应的数据。

对于AC-Link输入帧,如果控制器想从编码器读取数据或状态,就在bit_clk的上升沿把SYNC置高,编码器在bit_clk下降沿采样到 SYNC变化,然后在上升沿开始发送数据.控制器在每个bit_clk的下降沿采样数据,同时SYNC保持16个bit_clk周期的高电平。

对于AC-Link输出帧,如果控制器要向编码器输出数据或命令时,则在bit_clk的上升沿先把SYNC置高,然后在每一个bit_clk的上升沿发送一位数据,SYNC与bit_clk的上升沿同步.编码器在bit_clk的下降沿采样到SYNC的变化,由此编码器知道控制器要与它通信,在下一个 bit_clk的下降沿编码器开始采样数据,此后每一个bit_clk的下降沿采样一位数据.控制器发送数据是在bit_clk的上升沿,而编码器采样数据是在bit_clk的下降沿.同时SYNC也要保持16个bit_clk周期的高电平。

下列程序用于产生16个的bit_clk周期的高电平的SYNC信号,SYNC是bit_clk的256分频,有16个周期是高电平,其余时间是低电平。

进行VHDL设计时,最好各模块单独进行并及时仿真验证,以便尽早发现问题.系统中其它模块在此不再叙述.
图4 AC-Link输出仿真图
AC-Link接口的仿真图如图4所示,实现了其D/A转换功能,仿真通过以后,可将程序下载到FPGA中实现,同时直接与通令机连接起来进行调试,并利用计算机进行调试获得成功,计算机的通信软件可用VB或Delpi等可视化软件来编制。

4 结论
AC-Link音频编/解码系统的是在FPGA平台上用VHDL设计的.AC-Link设计采用自顶向下的设计方法,通过建立VHDL行为模型和进行 VHDL行为仿真,可及早发现设计中潜在的问题,缩短设计周期,提高设计的可靠性和效率.实践证明,仿真结果和FPGA实现符合AC-Link控制和编码要求。