使用多通道数字解调器和JESD204B接口简化和提高超声医学成像系统的性能
基于JESD204B协议的多通道高速采集系统设计

2021,36(2)电子信息对抗技术Electronic Information Warfare Technology㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05收稿日期:2020-05-27;修回日期:2020-06-24基金项目:国家自然科学基金资助项目(61701455)作者简介:刘宁宁(1984 ),女,硕士,工程师;王传根(1986 ),男,硕士,工程师;王乐(1984 ),男,硕士,工程师;刘长江(1978 ),男,硕士,高级工程师;刘静娴(1983 ),女,博士,高级工程师㊂基于JESD204B 协议的多通道高速采集系统设计刘宁宁1,王传根1,王㊀乐2,刘长江1,刘静娴1(1.电子信息控制重点实验室,成都610036;2.西安思丹德信息技术有限公司,西安710077)摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连,传输速率相对LVDS 每对线提升约10倍,降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议,设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路,并包含了时钟锁相电路㊁DDR3等外围电路,最高支持2700MSPS 采样率,可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ;多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019A System Design of Multi -Channel Data Sampling Based on JESD 204BLIU Ningning 1,WANG Chuangen 1,WANG Le 2,LIU Changjiang 1,LIU Jingxian 1(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and pared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR31㊀引言随着现代电子技术及信号处理技术的高速发展,高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加,并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布线面积大㊁成本高等问题[1]㊂因此,用于数据转换器的JESD204高速串行接口标准应运而生㊂本文基于JESD204B 协议接口,提出了一种多通道高速数据采集系统的设计方法,可实现多通道同步及高精度的数据采集㊂2㊀JESD204B 协议简介㊀㊀JESD204B 接口标准最早由JEDEC 国际组织38刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@推出,它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能,并且最高传输速度高达12.5Gbit/s㊂与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及为保证正确采样的设计难度㊂同时,高速串行接口采用时钟恢复技术,通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步,降低了采样窗的设计难度㊂此外,采用JESD204B接口协议的数据转换器引脚数量减少,从而实现更小封装㊁更短布线以及更低的整体系统成本[3],并且FPGA货架产品支持该协议接口,因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂表1㊀JESD204B与传统接口比较接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类:子类0(Subclass0)不支持确定性延时,用于兼容JESD204A标准;子类1(Subclass1)引入外部参考信号SYSREF来确定延时,并且该参考信号为采样时序提供了一个系统级基准,针对工作在500MS/s及其之上的转换器;子类2(Subclass2)通过同步信号SYNC来确定延时,同时同步信号SYNC作为整个系统的时序基准,针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式,如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂3㊀系统结构框图及指标要求㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统,硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成,系统结构框图如图1所示㊂图1㊀系统结构框图系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5],根据应用需求,其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂根据技术指标要求,系统的主要设计指标如表2所示㊂表2㊀设计指标要求指标名称指标要求采样率最高2700MSPS通道数4通道AD饱和功率3dBm单音动态范围优于50dBc有效位(ENOB)不小于8bit瞬时带宽1000MHz4㊀系统设计实现4.1㊀系统时钟产生及实现系统采用LMK04828作为时钟管理模块的核心电路,其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环,其环路滤波器的带宽设计为420Hz,窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环,其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在48电子信息对抗技术·第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计2920~3080MHz 范围内的频率[5]㊂图2㊀LMK04828双锁相环功能框图根据前面的讨论,JESD204B 协议的Sub-class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案,这三种方案分别对应了LMK04828的三种SESREF 输出形式,分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验,本设计选择了External SESREF request,即在收到FPGA 发送过来的同步信号SYNC 后,LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂根据系统的功能需求,设计了系统时钟树,其详细设计框图如图3所示㊂图3㊀系统时钟树设计框图4.2㊀支持JESD204B 的ADC 介绍ADC12J2700是一款单通道12位㊁2.7GSPS模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc,有效位(ENOB)不小于8bit,能够很好地满足系统的指标要求㊂ADC12J2700支持JESD204B 协议,采用8-Lane 模式,其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理,包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码,加入了控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器,在物理层,将数据转换为8路高速串行差分信号输出[6]㊂图4㊀JESD 204B 各层功能框图4.3㊀ADC 主要接口电路设计ADC 主要接口电路包括ADC 前端调理电路㊁ADC 采样时钟相关接口电路及ADC 与FPGA的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路,在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连,主要完成ADC 各项寄存器的配置,如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连,采用8-Lane 的设计模式,通过8b /10b 编码,本系统中,单个Lane 的最高传输速率为4500Mbps㊂58刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@126.com图5㊀主要接口电路设计框图4.4㊀接收通道同步设计本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示㊂图6㊀多通道同步设计方案在系统设计时,主要通过以下几个方面来保证多通道同步性:通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线,利用JESE204B 协议保证同步设计;在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号,来源于同一片LMK04828,结合PCB 等长布线,可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂JESD204B 系统中确定性延时的精度和可靠性与Device Clock 和SYSREF 的关系有关,这就需要对SYSREF㊁SYNC 信号与Device Clock 之间的关系进行约束[7]㊂其中SYSREF 信号的产生必须满足两个条件:相对于Device Clock 有足够的建立以及保持时间,并且需要以适当的频率运行㊂SYSREF 可以为连续或间歇周期信号,其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率,本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定,其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂f LMFC =f BITRATE10ˑK ˑF ˑn (1)f SYSREF =f LMFC2N,N =0,1,2,(2)5㊀FPGA 软件设计㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件,数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽,所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程㊂图7㊀软件处理流程图ADC 采样数据在硬件上直接使用FPGA 的GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送68电子信息对抗技术㊃第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输,其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模式,采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查,单链路数据速率为4500Mbps,参考时钟设置为125MHz,Subclass1工作模式㊂上电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS,并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿将所有通道的采样数据同时读出,从而实现数据同步传输㊂6㊀测试结果与分析㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连,并在FPGA 内部进行数据处理和检测㊂所以,本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标㊂图8㊀ADC 采集原始数据把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱,计算出无杂散动态和信噪比,测试结果如图9所示㊂由频谱数据分析知,在常温工作条件下,信号的性能可满足系统提出的指标要求㊂图9㊀输入信号的频谱响应图7㊀结束语㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路,并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析,并对系统的功能进行了测试和验证㊂就测试结果来看,该系统满足设计指标要求,可实现大动态㊁高精度的数据采集㊂通过应用扩展,可实现多板卡间的多通道数据同步采集,可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:[1]㊀焦喜香,吴兵,李武建,等.基于JESD204B 协议的高速雷达数字接收机设计[J].信息通信,2016(6):42-44.[2]㊀周典淼,徐晖,陈维华,等.基于JESD204B 协议的数据传输接口设计[J].电子科技2015,28(10):53-60.[3]㊀JONATHAN H.了解JESD204B 链路参数[J].中国电子商情,2014(10):17-19.[4]㊀JEDEC.SerialInterfaceforDataConvertersJESD204B[S].Arlington:JEDEC,2011.[5]㊀Texas Instruments Inc.LMK0482x Data Sheet [M /OL]..[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /OL]..[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.AJESD204B -Compliant Architecture for Remote andDeterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.78。
抓住JESD204B接口功能的关键问题
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抓住JESD204B接口功能的关键问题作者:Anthony Desimone来源:《今日电子》2013年第06期JESD204B是最近批准的JEDEC标准,用于转换器与数字处理器件之间的串行数据接口。
它是第三代标准,解决了先前版本的一些缺陷。
该接口的优势包括:数据接口路由所需电路板空间更少,建立与保持时序要求更低,以及转换器和逻辑器件的封装更小。
多家供应商的新型模拟/数字转换器采用此接口,如ADI公司的AD9250。
与现有接口格式和协议相比,JESD204B更复杂、更微妙,必须克服一些困难才能实现其优势。
像任何其他标准一样,要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎,它必须能无缝地工作。
虽然JESD204B标准是由JEDEC制定,但某些特定信息仍需要阐明,或者可能分散于多种参考文献。
另外,如果有一个简明的指南能概要说明该标准、工作原理以及如何排除故障,无疑对使用者将极为有帮助。
本文阐释JESD204B标准的ADC与FPGA的接口,如何判断其是否正常工作,以及可能更重要的是,如何在有问题时排除故障。
本文讨论的故障排除技术可以采用常用的测试与测量设备,包括示波器和逻辑分析仪,以及Xilinx ChipScope或Altera SignalTap等软件工具。
同时阐明了接口信号传输,以便能够利用一种或多种方法实现信号传输的可视化。
JESD204B概述JESD204B标准提供一种将一个或多个数据转换器与数字信号处理器件接口的方法(通常是ADC或DAC与FPGA接口),相比于通常的并行数据传输,这是一种更高速度的串行接口。
该接口速度高达12.5Gbps/通道,使用帧串行数据链路及嵌入式时钟和对齐字符。
它减少了器件之间的走线数量,降低了走线匹配要求,并消除了建立与保持时序约束问题,从而简化了高速转换器数据接口的实施。
由于链路需要在数据传输之前建立,因此存在新的挑战,必须采用新的技术来确定接口是否正常工作,以及在接口故障时怎么办。
新型集成数字解调器和JESD204B接口的超声模拟前端
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新型集成数字解调器和JESD204B接口的超声模拟前
端
摘要:本文介绍了一种基于数字解调器和JESD204B接口的多通道超声系统接收方案。
该方案大量地降低了模拟前端(AFE)的输出数据率,同时减少了模拟前端和数字电路之间的物理连线数目高达80%。
另外,采用该种方案的超声系统可以实现更多目标,比如采用成本更低且计算效率较低的现场可编程门阵列(FPGA)、通过使用软件波束合成和更高阶多波束处理可以实现实时4D和高级影像模式。
简介:
随着医疗超声在医学诊断领域的广泛应用,医生对超声系统的图像质量有了越来越高的要求,而提高图像质量的最重要指标之一就是提高接收通道的信噪比。
接收通道数每增加一倍,理论上来说信噪比可以提高3dB,所以提高信噪比的一个最简单有效的办法就是增加通道数。
目前128通道已经成为中高端医疗超声设备的主流配置,而192或者更多通道数会是高端设备的一个趋势。
随着通道数的增加,模拟前端和后端数字处理部分之间的数据量和物理连线急剧增加,使得数字电路器件的端口数量、处理能力、成本以及整个接收电路设计复杂度,功耗也相应地水涨船高。
目前的超声系统基本采用射频(RF)波束合成的方法,输出的数据量完全由模数转换器(ADC)的分辨率、采样速率以及通道数目决定;同时超声模拟前端(AFE)通常使用低电压差。
JESD204B接口的应用场景
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JESD204B接口的应用场景一,JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友,应该会听过新术语“JESD204B”。
这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,如果依旧采用传统的CMOS 和LVDS已经很难满足设计要求,因此“JESD204B”应运而生。
现在各大厂商的高速ADC/DAC上基本都采用了这种接口。
与LVDS及CMOS接口相比,JESD204B数据转换器串行接口标准可提供一些显着的优势,比如更简单的布局以及更少的引脚数。
也因此它获得了更多工程师的青睐和关注,它具备如下系统级优势:1、更小的封装尺寸与更低的封装成本:JESD204B不仅采用8b10b编码技术串行打包数据,而且还有助于支持高达12.5Gbps的数据速率。
显著减少数据转换器和FPGA上所需的引脚数,从而可帮助缩小封装尺寸,降低封装成本;2、简化的PCB布局与布线:更少的引脚数可显着简化PCB布局与布线,因为电路板上的路径更少。
由于对畸变管理的需求降低,因此布局和布线可进一步简化。
这是因为数据时钟嵌入在数据流中,并在接收器中与弹性缓冲器结合,无需通过“波形曲线”来匹配长度。
下方图片是JESD204B接口对简化PCB布局有多大帮助的实例;3、高灵活布局:JESD204B对畸变要求低,可实现更远的传输距离。
这有助于将逻辑器件部署在距离数据转换器更远的位置,以避免对灵敏模拟器件产生影响;4、更简单的时序控制;5、满足未来需求:该接口能够自适应不同数据转换器分辨率。
对于未来模数转换器(ADC)及数模转换器(DAC)而言,无需对TX/RX电路板进行物理上的重新设计。
图:LVDSDAC的PCB布局(左);采用JESD204B的相同DAC的PCB布局(右)下表是JESD204B、LVDS接口之间的对比:既然JESD204B接口的优点如此多,这是不是意味着大家都要选取JESD204B接口了呢?不一定。
使用JESD204B同步多个ADC
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使用JESD204B同步多个ADC许多通信、仪器仪表和信号采集系统需要通过多个模数转换器(ADC)对多个模拟输入信号进行同时采样。
随后,经过采样得到的数据需被处理以实现各个通道的同步,然而他们各自有不同的时延。
这一直以来都成为使用LVDS和并行输出ADC的系统工程师所遇到的难题。
JESD204B提供了一个框架,通过一个或多个差分信号对发送高速串行数据,如ADC的输出。
JESD204B规范接口采用固有方案,实现通道间粗调对齐效果。
数据分割为帧,其边沿持续发送至接收器。
通过使用系统参考事件信号(SYSREF),JESD204B子类1接口支持多个串行通道链路或多个ADC的数据向下对齐至样本点级别,以便同步发射器和接收器的内部帧时钟。
这使得采用JESD204B链路的设备具有确定延迟。
但是,为了让采样同步达到彻底的时序收敛,仍然有许多挑战等待系统设计师去解决,如PCB布局考虑、时钟匹配和产生SYSREF以满足时序、SYSREF的周期性以及数字FIFO延迟的要求。
设计师必须决定设备时钟和SYSREF信号如何生成、以及如何在系统中分配。
理想状态下,设备时钟和SYSREF应处于相同的摆幅水平和偏置以防止元件输入引脚端的固有偏斜。
SYSREF事件的更新速率需被当做启动时的单次事件,或任意时刻需要同步时即可发生的重复信号。
需要将最大时钟和SYSREF信号偏斜纳入考虑范围,并仔细布局PCB,以满足整个电路板、连接器、背板和多种元件对于建立和保持时间的要求。
最后,通过多个时钟域的数字FIFO设计和信号会在JESD204B发射器和接收器内造成固有数字缓冲器偏斜,应计算在内并在后台数据处理中移除。
系统时钟可来自于多种源,如晶振、VCO和时钟发生或时钟分配芯片。
虽然特定的系统性能将决定对时钟的需求,但使用多个同步ADC时必须能够产生与输入时钟同步的SYSREF信号源。
这使得时钟源的选择成为重要的考虑因素,因为要能够通过已知时钟边沿在特定的时间点上锁存这一系统参考事件。
JESD204B子类简介与确定性延迟
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JESD204B子类( 第一部分):JESD204B子类简介与确定性延迟作者:Del Jones,ADI公司高速转换器部门应用工程师简介毫无疑问,信息时代的标志是收集、处理和分发越来越大的数据块的需求呈现爆炸式的增长。
在通信网络领域,这意味着网络上连接的基础设施和组件需要更多带宽。
在医疗行业,这表现为来自扫描仪、X射线仪和其他设备的信息更为详细。
相应地,对带宽的这种快速增长进行测试与分析便意味着需要使用速度更快、容量更大的电子测试设备。
这种对数据的无止境需求导致JEDEC发布了针对数据转换器与逻辑器件之间高速串行链路的JESD204标准。
该标准的修订版B于2011年发布,此版本将串行链路数据速率提高到了12.5 Gbps,以满足当今世界基于转换器应用的更高带宽要求。
这些应用中的很大一部分都要求数据以两次电源周期之间已知且一致的延迟遍历整个系统。
这一概念称为“确定性延迟”,JESD204B标准对此要求同样有相关规定。
此版本发布前,需要实现确定性延迟的系统设计人员使用外部应用层电路来满足要求。
在JESD204B标准中引入了三个子类。
子类0向后兼容JESD204A标准,并且没有关于执行确定性延迟的相关规定。
子类1引入了一个外部参考信号(称为SYSREF),该参考信号为采样时序提供了一个系统级的基准。
子类2定义SYNC~信号如何用作采样时序的系统级基准。
采样时序基准在各种情况下均可用来实现确定性延迟。
本“迷你指南”旨在厘清JESD204B三个子类在操作上的区别,并为读者提供实现其各自确定性延迟功能的相关实用知识。
早在此版本发布以前,需要确定性延迟的系统设计人员便已采用外部应用层电路来实现该要求。
确定性延迟概述JESD204B标准将确定性延迟(DL)定义为基于帧的样本到达串行发送器的时间与基于帧的样本从串行接收器输出的时间之差。
延迟在帧时钟域中测量,且至少在低至帧时钟的周期内必须是增量可编程的。
延迟必须在两次上电周期之间,以及任意再同步事件之间可以重复。
JESD204B接口的应用场景
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JESD204B接口的应用场景JESD204B接口的应用场景一,JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友,应该会听过新术语“JESD204B”。
这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。
随着ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,如果依旧采用传统的CMOS 和LVDS已经很难满足设计要求,因此“JESD204B”应运而生。
现在各大厂商的高速ADC/DAC 上基本都采用了这种接口。
与LVDS及CMOS接口相比,JESD204B数据转换器串行接口标准可提供一些显着的优势,比如更简单的布局以及更少的引脚数。
也因此它获得了更多工程师的青睐和关注,它具备如下系统级优势:1、更小的封装尺寸与更低的封装成本:JESD204B不仅采用8b10b编码技术串行打包数据,而且还有助于支持高达12.5Gbps的数据速率。
显著减少数据转换器和FPGA上所需的引脚数,从而可帮助缩小封装尺寸,降低封装成本;2、简化的PCB布局与布线:更少的引脚数可显着简化PCB布局与布线,因为电路板上的路径更少。
由于对畸变管理的需求降低,因此布局和布线可进一步简化。
这是因为数据时钟嵌入在数据流中,并在接收器中与弹性缓冲器结合,无需通过“波形曲线”来匹配长度。
下方图片是JESD204B接口对简化PCB布局有多大帮助的实例;3、高灵活布局:JESD204B对畸变要求低,可实现更远的传输距离。
这有助于将逻辑器件部署在距离数据转换器更远的位置,以避免对灵敏模拟器件产生影响;4、更简单的时序控制;5、满足未来需求:该接口能够自适应不同数据转换器分辨率。
对于未来模数转换器(ADC)及数模转换器(DAC)而言,无需对TX/RX电路板进行物理上的重新设计。
图:LVDSDAC的PCB布局(左);采用JESD204B的相同DAC 的PCB布局(右)下表是JESD204B、LVDS接口之间的对比:既然JESD204B接口的优点如此多,这是不是意味着大家都要选取JESD204B接口了呢?不一定。
jedec jesd204b标准

JESD204B是由JEDEC(全球半导体行业标准组织)制定的一项重要的数据转换接口标准,它为高速数据转换器和FPGA/ASIC的互连提供了统一的接口标准。
本文将从以下几个方面介绍JESD204B标准的相关内容。
一、JESD204B标准的背景JESD204B标准的制定是为了解决高速数据转换器和FPGA/ASIC之间的数据传输问题。
在传统的数据转换系统中,数据转换器和FPGA/ASIC之间的接口通常采用并行接口,存上线束复杂、同步困难、时序容忍度低等问题。
而JESD204B标准的推出,使得数据转换器和FPGA/ASIC之间的接口变得更加简单、稳定和可靠。
二、JESD204B标准的特点1. 高速传输:JESD204B标准支持高达12.5Gbps的数据传输速率,能够满足当前高速数据转换器和FPGA/ASIC之间的大容量数据传输需求。
2. 灵活配置:JESD204B标准支持灵活的配置选项,可以根据系统需求进行数据帧长度、线路时钟控制、误码率监测等参数的配置。
3. 低功耗:JESD204B标准在设计时充分考虑了功耗的优化,能够在保证高速数据传输的降低系统的功耗消耗。
4. 高可靠性:JESD204B标准采用了多种差错检测和纠正技术,能够提高数据传输的可靠性,保证数据的完整性。
三、JESD204B标准的应用JESD204B标准已经成为当前高速数据转换系统中的主流接口标准,广泛应用于通信、雷达、医疗、航空航天等领域。
通过JESD204B标准,MCU、FPGA、模数转换器和数模转换器等设备得以快速连接,实现了数字信号的高速传输和处理,为现代电子系统的性能提升提供了重要技术支撑。
四、JESD204B标准的发展趋势随着科技的不断进步和电子产品的不断发展,JESD204B标准也在不断完善和发展。
未来,JESD204B标准将更加关注数据传输的低延迟和高可靠性,支持更高速率的数据传输,更广泛的应用领域,更加开放的生态系统等方面进行进一步的发展和完善。
jesd204b协议相关知识介绍

jesd204b协议相关知识介绍
1.什么是JESD204B
该标准描述的是转换器与其所连接的器件(一般为FPGA和ASIC)之间的数GB级串行数据链路,实质上,具有高速并串转换的作用。
2.使用JESD204B接口的原因
1. 不用再使用数据接口时钟(时钟嵌入在比特流中,利用恢复时钟技术CDR)
2. 不用担心信道偏移(信道对齐可修复此问题,RX端FIFO缓冲器)
3. 不用再使用大量IO口,布线方便(高速串行解串器实现高吞吐量)
4. 多片IC同步方便
4 。
关键变量
M:converters/device,转换器(AD/DA)数量
L:lanes/ device(link),通道数量
F:octets/frame(per lane),每帧的8位字节数
K:frames/multiframe,每个多帧的帧数
N:converter resolution,转换器分辨率
N’:total bits/sample,4的倍数,N’=N+控制和伪数据位。
S:samples/converter/frame cycle,每个转换器每帧发送的样本数。
当S=1时,帧时钟=采样时钟
CS:control bits/sample
CF:control words/frame cycle/device(link),通常只在HD=1时使用。
5. subclass0~2确定延迟
subclass0:不支持确定延迟;
subclass1:SYSREF,(AD9370支持的是子类1,IP核默认也是子类1 ),利用确定延迟来对齐多片IC。
JESD204B输出ADC的多通道低抖动GHz时钟解决方案分析

JESD204B 输出ADC 的多通道低抖动GHz 时钟解决
方案分析
随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高,每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。
随着新兴每秒一
千兆样本(GSPS) ADC 的采样速率和输入带宽提高,系统的分布式采样时钟的能力和性能变得至关重要。
以高频测量为目标的系统解决方案,例如电气
测量仪器仪表和多转换器阵列应用,将需要尖端的时钟解决方案。
选择专门的辅助时钟解决方案对防止ADC 动态范围受限非常重要。
根据目标输入带宽和频率,时钟抖动可能会反过来限制ADC 的性能。
转换器的
高速JESD204B 串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性。
支持带JESD204B 输出ADC 的多通道低抖动GHz 时钟解决方案继续在业内激增。
设计工程师问我们该如何为其GSPS ADC 选择合适的时钟解决方案。
下面就是答案和对与将时钟解决方案与特殊ADC 配对产生的技术影响
相关的部分常见讨论的分析。
第2 或第3 奈奎斯特频率区域对宽带GSPS ADC 使用高输入频率需要较低的抖动和高速时钟。
时钟抖动对ADC 性能有什幺影响?。
什么是JESD204B标准

1.引言涉足使用的高速数据捕获设计的人可能都听说过新JEDEC标准这个时髦术语:JESD204B。
最近,许多工程师联系,要求获得JESD204B接口的相关资料,包括它与FPGA 如何工作,以及如何让其设计更容易实现。
那么,JESD204B到底是什么呢?本文将讨论JESD204B标准的发展过程,以及它对系统设计工程师的意义。
2.是什么导致了JESD204B标准的出现?大约十年以前,高速数据转换器的设计师们从使用传统单端CMOS接口,转向使用差动LVDS 接口,因为后者实现了更高的数据速率。
(CMOS接口速率被限制在约200Mbps 。
)LVDS 接口还改善了路和电源的噪声。
这种接口的缺点是在低采样速度下功耗更高。
这便给了CMOS接口一个存在的理由,直到今天人们仍然在使用。
但是,随着()的发展,其要求更快的采样速率和更高的通道密度,行业要求使用比并行LVDS 更快速、功效更高的数字接口。
为了克服这个挑战,2006 年4月,JEDEC制订并批准了一种真正的串行接口(称作JESD204)。
JESD204 接口被定义为一种单通道、高速串行链路,其使用高达3.125 Gbps 的数据速率把单个或者多个数据转换器连接至数字逻辑器件。
它需要向转换器和FPGA 发送一个公共帧,以对帧进行同步。
由于仅支持一条通道和一条串行链路,因此JESD204很快便被认为并不如之前希望的那样有效。
所以,在2008 年4月,该标准被修订为JESD204A。
JESD204A扩展了对多条对齐通道和多点链路的支持,但是最大速度仍然被限定在3.125 Gbps。
这成了2011 年7月订制JESD204B标准的推动力,其旨在克服几种不同的系统设计问题。
除将支持数据速率从3.125 Gbps 提高至12.5 Gbps以外,它还通过添加确定性延迟功能大大简化了多通道同步。
3.什么是JESD204B标准?JESD204B最高支持12.5 Gbps 的接口速度,使用器件时钟代替之前使用的帧时钟,并且拥有三个不同的子类。
ADI推出集成JESD204B串行接口的8通道超声接收器AD9671

ADI推出集成JESD204B串行接口的8通道超声接收器AD9671北京2012 年10 月17 日电-- Analog Devices, Inc.(ADI),全球领先的高性能信号处理解决方案*供应商和医疗成像行业的长期合作伙伴,最近推出业界首款8 通道超声接收器AD9671,集成片内JESD204B 串行接口。
通过集成该5Gb JESD204B 接口,ADI 的全新AD9671 8 通道接收器与其它数据接口标准相比,可减少多达80%的超声系统I/O 数据路由。
减少路由可满足制造商设计小型、高性能超声系统的需要,在简化超声设备电路板设计的同时,更符合业界对更高数据速率、更多通道数和更佳图像分辨率的要求。
AD9671 接收器能够调理8 通道射频到基带频率数据;与其他器件相比,可降低至少50%的系统FPGA(现场可编程门阵列)处理负担。
该器件集成了低噪声放大器、可变增益放大器、抗混叠滤波器以及14 位模数转换器,具有业界最高的采样率(125 MSPS)和信噪比(75 dB SNR)性能,超声成像质量更佳。
8 通道接收器是加入ADI 获奖超声接收器产品阵容的最新产品,专为中到高端便携和手推车式超声系统而设计。
ADI 推出集成JESD204B 串行接口的8 通道超声接收器AD9671 ADI 公司医疗保健部副总裁Pat O’Doherty 表示:“借助首款集成数Gb、串行数据链路的8 通道超声接收器,我们可让超声设备设计工程师减少他们数据转换器和FPGA 之间的互连数目。
通过集成JESD204B 串行接口,AD9671 接收器不仅简化了PCB 设计与调试,还可让制造商进一步降低设计成本、缩小系统尺寸,同时保持出色的整体系统性能。
”AD9671 8 通道超声接收器集成数字I/Q 解调功能与ADI 不久前发布的AD9670 8 通道超声接收器一样,AD9671 集成的数字I/Q 解调器、可编程振荡器和16 抽头FIR(有限脉冲响应)抽取滤波器可降低FPGA 数字带宽需求,同时额外将多。
用于雷达和5G无线测试仪的JESD204B时钟生成参考设计

用于雷达和5G无线测试仪的JESD204B时钟生成参考设计高速多通道应用需要低噪声、可扩展且可进行精确通道间偏差调节的时钟解决方案,以实现最佳系统SNR、SFDR 和ENOB。
此参考设计使用一个主时钟器件和多个从时钟器件,支持高通道数JESD204B 同步时钟。
此设计可提供多通道JESD204B 时钟,采用TI LMK04828 时钟抖动清除器和带有集成式VCO 的LMX2594 宽带PLL,能够实现低于10ps 的时钟间偏差。
此设计经过TI ADC12DJ3200 EVM 在3GSPS 环境中检测,具有改善的SNR 性能,通道间偏差低于50ps。
本文对所有重要设计理论都进行了阐释说明,可指导用户完成器件选择流程和设计优化。
最后,此设计还包含原理图、板布局、硬件测试和测试结果。
特性·高频(GSPS) 采样时钟生成·符合JESD204B 标准、高通道数、可扩展的时钟解决方案·适用于射频采样ADC/DAC 的低相位噪声时钟·可配置的相位同步可在多通道系统中实现低偏差·支持TI 高速转换器和采集卡(ADC12DJ3200EVM、TSW14J56/TSW14J57)TIDA-01023 High Channel Count JESD204B Clock Generation Reference Design for RADAR and 5G Wireless Testers Board ImageTIDA-01023 High Channel Count JESD204B Clock Generation Reference Design for RADAR and 5G Wireless Testers Board Setup ImageTIDA-01023 High Channel Count JESD204B Clock Generation Reference Design for RADAR and 5G Wireless Testers Block Diagram Image。
基于JESD204B协议的雷达多通道同步采集实现

Electronic Technology •电子技术Electronic Technology & Software Engineering 电子技术与软件工程• 121【关键词】JESD204B 多通道 采集 同步1 引言相控阵雷达系统中,ADC 采样通道间的采样数据对齐都是必要的,否则会对I/Q 的正交度或各通道间的合成带来影响,导致最终的分析结果异常。
由于整机性能要求的提高,对ADC 采样率等各方面的需求也日益增高,在不低于百Msps 的采样率下,如何保证采样点对齐是一个重要问题。
相比于传统的并行LVDS 组传输方式的ADC 芯片,JESD204B 接口逐渐成为更多高速AD 的数据传输协议选择。
其在提高传输速率和系统集成度方面都有明显的优势,接口速率高至12.5Gbps 。
JESD204B 标准中的subclass1和subclass2支持确定性延迟功能,利用该性质可将多通道数据传输路径的相对延迟量固定。
本文提出的设计方案针对JESD204B 接口subclass1的ADC 芯片解决采样点对齐的问题,并基于ADI 公司生产的14bit 、500Msps 四通道AD9694芯片电路进行验证。
2 JESD204B协议及相关ADC接口2.1 JESD204B协议实现确定性延迟的原理JESD204B 接口多用于AD/DA 器件与逻辑器件之间的数据传输,分为物理层、数据链路层、传输层和应用层。
数据链路的建立需要经过代码组同步、初始化同步和数据传输三个过程[1]。
确定性延迟指的是从串行数据发送端的并行帧数据输入至接收端并行解帧的所需时间。
对于Subclass1的器件,由SYNC 信号和SYSREF 信号共同完成代码组同步并确定LMFC (local multi-frame clock ,多帧时钟)边沿。
其时序图如图1所示。
FPGA 和ADC 器件均以SYSREF 作为基于JESD204B 协议的雷达多通道同步采集实现文/孙维佳 伍小保 范欢欢LMFC 沿的起点。
JESD204B多器件同步 :分解要求

JESD204B multi-device synchronization:Breaking down the requirementsIntroductionA common trend in wireless transceivers, such as cellular communications systems, is to adopt beamforming tech-nology to enable better system sensitivity and selectivity. This trend results in an increased number of antennas per system and requires synchronization between each antenna to achieve precise control of signal phases during transmission and reception. Synchronization, however, is not limited to just communications systems. There are numerous applications that make use of synchronized signal chains, including phased-array radars, distributed antenna arrays, and medical imaging machines.Most systems that require multiple synchronized signal chains also require synchronization of analog-to-digital converters (ADCs) and digital-to-analog converters (DACs). The JESD204B serialized interface for high-speed ADCs and high-speed DACs has simplified the process for achieving synchronization while also enabling higher antenna density by reducing layout size and the number of device pins. So it should not be a surprise that another trend is an increased adoption of JESD204B data convert-ers in these systems. System and device requirements for synchronization of JESD204B ADCs and DACs can be a bit confusing for first-time users of the standard. Theobjective of this article is to clarify the requirements forachieving synchronization among subclass 1 JESD204B devices and simplify the discussion to just the applicable portions of the standard.Synchronization requirementsAchieving synchronization of data converters in a JESD204B system can be broken down into the four basic requirements visualized in Figure 1.1. Phase align the device clocks at each data converter2. Meet setup-and-hold times for SYSREF relative to the device clock at each data converter and logic element3. Choose appropriate elastic buffer release points in the JESD204B receivers to guarantee deterministic latency4. Meet SYNC signal timing requirements (if required)Phase aligning device clocksIn a JESD204B system, the device clock is used either as the converter’s sampling clock (with or without a divider), or as a reference for a phase-locked loop (PLL), which generates the sampling clock. As such, the phase align-ment of the device clocks at each converter is critical for maintaining alignment of the sampling instances in eachBy Matt Guibord System Engineer, High-Speed Data Converters引言诸如蜂窝通信系统等无线收发器的一个共同的趋势是采用波形形成技术来实现更好的系统灵敏度和选择性。
理解JESD204B协议

理解JESD204B协议
在使用我们的最新模数转换器(ADC) 和数模转换器(DAC) 设计系统时,我已知道了很多有关JESD204B 接口标准的信息,这些器件使用该协议与FPGA 通信。
此外,我还在E2E 上的该栏目下阅读了各种技术文章及其它博客文章,明白了为什么JESD204B 是LVDS 和CMOS 接口的后续产品。
有一个没有深入讨论的主题就是解决ADC 至FPGA 和FPGA 至DAC 链路问题的协议部分,这两种链路本来就是相同的TX 至RX 系统。
作
为一名应用工程师,我所需要的就是了解其中的细微差别,这样才能充分利用JESD204B 通过现有LVDS 和CMOS 接口提供的优势。
有了JESD204B,您无需再:
使用数据接口时钟(嵌入在比特流中)
担心信道偏移(信道对齐可修复该问题)
使用大量I/O(高速串行解串器实现高吞吐量)
担心用于同步多种IC 的复杂方法(子类1 和2)
我们来考虑一种由ADC 等数字源向FPGA 发送数字数据的简单情况。
在正确发送或接收数据之前,有几件事必须要做,如图 1 所示以及下文所说明的那样。
图1. JESD204B 协议状态图
1. 代码组同步(CGS) 不需要接口时钟,因此RX 必须将其数位及字边界与TX 串行输出对齐。
RX 可向TX 发送SYNC 请求,让其通过所有信道发送一个已知的重复比特序列,本例中每字符每K 是K28.5。
确切的字符。
jesd204b的编码格式
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jesd204b的编码格式JESD204B的编码格式JESD204B是一种用于高速数据传输的串行通信协议,广泛应用于数字信号处理和数据转换领域。
它通过一对差分线来传输数据,具有高速、高效和可靠的特点。
在本文中,我们将详细介绍JESD204B的编码格式,以及其在数据传输中的工作原理和优势。
首先,让我们来了解一下JESD204B的基本概念。
JESD204B是由JEDEC Solid State Technology Association制定的一种数据传输协议,用于高速串行数据传输。
它定义了数据的传输格式和传输步骤,同时也规定了数据的时序和控制信号。
JESD204B通常被用于将数据从高速ADC(模数转换器)传输到数字信号处理器(DSP)或FPGA(现场可编程门阵列)等设备。
在JESD204B中,数据是以多个字节的帧的形式进行传输的。
每个帧包含了多个数据字节和一些控制信息。
数据字节表示了采样到的模拟信号的离散值,而控制信息则包含了帧的同步和时序等信息。
通过组合多个帧的传输,JESD204B能够实现高速数据传输。
在传输数据之前,数据需要经过编码处理。
JESD204B使用了一种特殊的编码格式,又称为8b/10b编码。
这种编码格式将每8位数据编码为10位的数据流进行传输。
8b/10b编码采用了固定的编码表,其中包含256个编码对应关系。
每个8位数据对应一个10位编码,编码通过查表得到。
由于10位编码比8位数据长,因此在传输过程中,数据的传输速率也会增加。
编码表中的每个编码对应了一个特定的8位数据,同时也对应了一个控制信息。
通过在编码中嵌入控制信息,JESD204B实现了数据的同步和时序控制。
这些控制信息用于指示数据的起始和结束位置,以及数据的错误检测和纠正。
通过这种方式,JESD204B能够确保数据的可靠传输和正确接收。
总结起来,JESD204B的编码格式是一种8b/10b编码,用于高速数据传输。
它将每8位数据编码为10位的数据流,通过嵌入控制信息实现数据的同步和时序控制。
基于数字解调器和JESD204B的多通道超声系统设计

Ab s t r a c t :A d e s i g n b a s e d o n d i g i t a l d e mo d u l a t o r a n d J E S D2 0 4 B i n t e r f a c e f o r mu l t i p l e c h a n n e l u l t r a s o u n d r e c e i v e s y s t e m i S i n t r o .
J E S D 2 0 4 B [i o n o f E l e c t r o n i c T e c h n i q u e , 2 0 1 6 , 4 2 ( 1 1 ) : 7 7 - 7 9 .
A mu h i -c h a n n e l u l t r a s o u n d s y s t e m d e s i g n b a s e d o n d i g i t a l d e mo d u l a t o r a n d J ES D2 0 4 B
d u e e d .T h e d e s i g n r e d u c e s t h e d a t a r a t e a n d s i mp l i i f e s b o a r d r o u t i n g b e t w e e n t h e A n a l o g F r o n t E n d( A F E )a n d d i g i t a l p r o c e s s i n g
jesd204b 参数计算

jesd204b 参数计算摘要:1.简介2.jesd204b 标准介绍3.jesd204b 参数计算方法4.参数计算示例5.总结正文:1.简介JESD204B 是一种用于串行通信的参数计算方法,广泛应用于计算机和通信领域。
本文将详细介绍JESD204B 参数计算的方法和步骤。
2.jesd204b 标准介绍JESD204B(Joint Electron Device Engineering Council 204B)是由JEDEC(Joint Electron Device Engineering Council,电子器件工程联合委员会)制定的一个串行通信标准。
该标准定义了一种高效、可靠的串行通信接口,用于连接微处理器和闪存设备。
JESD204B 具有高速传输速率、低功耗和高度集成的特点,适用于各种消费类电子产品。
3.jesd204b 参数计算方法JESD204B 参数计算主要包括波特率、位时钟周期、位持续时间和帧周期等参数的计算。
以下详细介绍这些参数的计算方法:(1)波特率:波特率是指每秒传输的比特数,计算公式为:波特率= 数据传输速率/ 每个位所占的时钟周期数。
(2)位时钟周期:位时钟周期是指数据线上的一位所对应的时钟周期数,计算公式为:位时钟周期= 时钟频率/ 波特率。
(3)位持续时间:位持续时间是指数据线上的一位所对应的传输时间,计算公式为:位持续时间= 1 / 波特率。
(4)帧周期:帧周期是指数据传输过程中一个完整的帧所对应的时钟周期数,计算公式为:帧周期= 位时钟周期× 帧长度。
4.参数计算示例假设我们需要设计一个JESD204B 接口,数据传输速率为100Mbps,时钟频率为100MHz。
我们可以通过以下步骤计算相关参数:(1)波特率:波特率= 100Mbps / 8 = 12.5Mbps。
(2)位时钟周期:位时钟周期= 100MHz / 12.5Mbps = 8ns。
(3)位持续时间:位持续时间= 1 / 12.5Mbps = 80ps。
JESD204B标准及演进历程

JESD204B 标准及演进历程
在从事高速数据撷取设计时使用FPGA 的人大概都听过新JEDEC 标准「JESD204B」的名号。
近期许多工程师均联络德州仪器,希望进一步了解JESD204B 接口,包括与FPGA 如何互动、JESD204B 如何让他们的设计更容易执行等。
本文介绍JESD204B 标准演进,以及对系统设计工程师有何影响。
为何有JESD204B 标准?
高速数据转换器设计师原本使用传统单端CMOS 接口,约在十年前改用差分LVDS 界面,因为后者数据传输速率较高(CMOS 接口上限约200 Mbps),亦可改善讯号线与供电的噪声耦合。
但LVDS 接口的缺点为在采样速度较慢的情况下较为耗电,因此CMOS 接口并未被完全取代,至今仍有人使用。
由于模拟数字转换器的演进必须提高采样速率及信道密度,业界需要比并联LVDS 更快速、节能的数字接口,故开发出串行接口JESD204,并于2006 年4 月获JEDEC 通过。
JESD204 接口为单一通路、高速序列连结一个或多个数据转换器至一个数字逻辑设备,运输速率最高可达 3.125 Gbps,但必须传送共同架构频率至转换器与FPGA,以确保架构同步。
但因为JESD204 仅支持一条通路与一条序列连结,业界很快发现用途不。
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使用多通道数字解调器和JESD204B接口简化和提高超声医学成
像系统的性能
Fri, 11/11/2016 - 2:32pmComments
by Hugh Yu, Gina Kelso, Ashraf Saad - Analog Devices, Inc.
摘要:介绍了基于数字解调器和JESD204B接口的多通道超声接收系统的设计。
该设计降低了数据速率,并简化了模拟前端(AFE)和数字处理电路之间的电路板布线高达80%。
此外,超声系统可以实现更多的设计目标,例如利用更便宜和更低计算效率的现场可编程门阵列(FPGA),基于软件的波束形成器以及用于实时4D和高级成像的更高阶多线处理模式。
Introduction
超声成像系统设计者必须不断努力以满足用户在整个医学诊断领域中对更高图像质量的需求。
用于图像质量改进的关键技术之一是增强接收信道的信噪比。
由于系统中的接收信道数量加倍,理论上信噪比应提高3 dB。
因此,增加系统通道的数量已经成为增强信噪比的最简单和最有效的方法。
目前,128通道已成功成为中高级医疗超声设备的主流配置,192个或更多通道将成为高端系统的下一个趋势。
随着通道数量的增加,模拟前端(AFE)和后端数字处理部分之间的数据速率成比例地增长。
较高的通道数也在数字电路器件接口的数量,处理功率,成本和整个接收器电路的设计复杂性方面产生类似的增长。
例如,大多数超声成像系统使用射频(RF)波束成形技术,其中输出数据速率完全基于模数转换器(ADC)的分辨率,采样速率和通道数来确定。
同时,模拟前端(AFE)通常使用低压差分信号(LVDS)输出接口。
八进制AFE需要8对LVDS数据线加上一对数据时钟和帧时钟。
对于具有超过128个通道的系统,存在大量的数据和物理连接。
本文介绍了一种基于具有数字解调器接口的八进制AFE的超声接收通道设计解决方案,其中使用ADI的JESD204B作为示例。
使用这种方法有效地解决了由上述系统的大数据速率和复杂物理连接引起的设计困难。
System architecture
超声系统由探头(换能器),发射电路,接收电路,后端数字处理电路,控制电路,显示模块等组成。
图1是128通道超声系统发射/接收路径的框图,其中JESD204B接口。
数字处理模块通常包括现场可编程门阵列(FPGA),其根据系统的当前配置和
控制参数生成相应的波形,并且发射电路的驱动器和高压电路然后产生高电压以激励超声换能器。
超声换能器通常由压电陶瓷换能器(PZT)制成。
它将电压信号转换成进入人体的超声波,同时接收由人体的骨骼和组织产生的回声。
输入的回波被转换成电压信号并被发送到发射/接收(T / R)开关电路。
T / R开关电路的主要目的是防止高压发送信号损坏低压接收模拟前端。
输入的模拟电压信号在被传递到AFE的集成ADC之前被放大并经受信号调节和滤波,在那里它被转换为数字数据。
然后将数字化信号通过JESD204B接口传输到后端数字部分,以进行相应的处理,最终创建超声图像。
接收通道由128通道T / R开关电路,具有数字解调器的16个八通道超声AFE元件和具有JESD204B接口的FPGA 组成。
AD9671八路超声AFE带有数字解调器和JESD204B接口,来自Analog Devices (ADI),构成了这种超声系统接收电路的基础。
它包含8个具有低噪声放大器(LNA)的可变增益放大器(VGA)通道,具有可编程相位旋转的连续波(CW)谐波抑制I / Q解调器,抗混叠滤波器(AAF),14位ADC ,用于数据处理和带宽减少的数字解调器和抽取器,以及JESD204B接口。
图2是AD9671的功能框图。
数字解调器由基带解调器和基带抽取器组成。
解调器将RF信号下变频为基带正交信号。
过采样由抽取器减少。
图3是数字解调器的方框图。
AD9671数字输出符合JEDEC标准JESD204B,数据转换器串行接口。
AD9671支持单通道,双通道或四通道接口。
它可以连接到FPGA,最大数据输出速率为5.0 Gbps。
System design & application
本节介绍AD9671多通道超声系统的接收电路设计,并进一步分析使用数字解调器和JESD204B接口的系统的优点。
Receive Circuit Design
32通道接收电路模块原理图如图4所示,可以设计用来验证基于AD9671的系统的可行性。
利用四个这样的模块,可以配置超声系统的128通道接收电路。
该模块可用于通过专用FMC连接器连接到FPGA来执行数据捕获和处理以及实现超声波信号处理和图像生成。
对于128通道超声系统,如果使用具有40MSPS的采样率的14位ADC,并且使用RF波束成形算法,则ADC输出和波束成形FPGA之间的数据速率为14 * 40 * 128 = 71.68Gbps。
下面分析使用数字解调器的好处。
RF信号的基带解调器执行正交解调。
可以通过将由ADC输出的数字化RF信号乘以复合正弦信号来实现,其中是可以接近超声换能器的中心频率的解调频率,以将中心频率下变频到大约0Hz。
输出信号是由其I(同相)和Q(正交相位)表示的复信号。
探头的中心频率和所有感兴趣的频带信号被下移到大约0Hz,用滤波器和抽取器滤除不需要的频率分量,以保留对于生成超声图像有用的频带信息。
对于中心频率为3.5 MHz的探头换能器,在基带解调和抽取后,使用16位格式I和Q数据输出,数据速率现在为2(I&Q)* 16位* 3.5 MHz * 128通道= 14.336 Gbps。
与原始的71.68Gbps相比,即使I和Q通道同时输出,数据速率也降低了80%。
JESD204B接口应用分析
在多通道超声系统应用中的电流AFE和ADC方面,LVDS已经取代了并行输出接口。
然而,对于128通道或更高的超声系统,ADC输出的大量LVDS线连接仍然是设计工程师的头痛。
使用LVDS,在当前超声系统中,对于一个八度AFE存在10对线。
对于128通道超声系统,需要128/8 * 10 = 160对LVDS数据和时钟线连接到FPGA。
下面分析使用JESD204B接口的好处。
由于JESD204B使用16位数字输出格式并使用8B / 10B编码,因此对于具有14位分辨率,40 MSPSADC的八进制AFE的输出数据速率为20 * 40 * 8 = 6.4Gbps。
AD9671 JESD204B接口的每个通道的最大数据速率为 5.0 Gbps,因此只需要2对数据通道来实现8通道AFE数据输出。
因此,对于128通道超声系统,与160对LVDS线相比,仅需要128/8 * 2 = 32对输出数据通道; 消除了80%的物理接口路由。
总结
本文介绍了基于AD9671的多通道超声系统设计,一种具有数字解调器和JESD204B接口的八进制AFE。
分别有效地分析了在超声系统中使用这种具有数字解调器和JESD204B接口的AFE的应用优点和益处。
与大多数当前的RF波束
成形和基于LVDS接口的设计相比,模拟前端和数字处理部分之间的数据速率和接口路由都减少了80%。
如果两种方法在分析中组合在一起,则物理连接将进一步减少。
因此,本文介绍的系统设计可以通过减少数据接口路由所需的电路板面积,计算复杂度要求以及系统设计成本,有效地简化电路设计和软件处理复杂性。