实验07集成触发器(1)
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逻辑功能: 输入分为2组 异步〔直接〕J=K=0
SD RD Q /Q
00 01 10 11
功能测试 ？
MC14027 CD4027
16 15 14 13 12 11 10 9
VDD 2Q 2Q 2CP 2RD 2K 2J 2SD CC4027 双上升沿J-K触发器
1Q 1Q 1CP 1RD 1K 1J 1SD VSS
3
时序电路〔计数器〕的波形测量方法
1 2 3 45 6 7 8 9
CP
0 1 0 10 1 01 1Q
问题： 0 0 1 1 0 0 1 1 2Q
1. 观测3个以上的波形，应该如何操作？ 两两比较… … 与谁比较？
2. CP CH1，1Q CH2。触发信源选谁？ 应选择频率低的，即CH2
3. 触发斜率应选上升沿还是下降沿？ 加计数器－上升沿；减计数器－下降沿
9
+5V 本卷须知
14 13 12 11 10 9 8 VDD 4B 4A 4Y 3Y 3B 3A
CC4011 四2输入与非门 1A 1B 1Y 2Y 2A 2B VSS 1234567
14 13 12 11 10 9 8 VDD 3C 3B 3A 3Y 1Y 1C
CC4023 三3输入与非门 1A 1B 2A 2B 2C 2Y VSS 1234567
14 13 12 11 10 9 8 VDD 3C 3B 3A 3Y 1Y 1C
CC4023 三3输入与非门 1A 1B 2A 2B 2C 2Y VSS 1234567
MC14023 CD4023
11
验收要求
坐标纸上画出CP,Q0，Q1，Z的加法和减 法时的波形图
在CP利用信号源的同步输出端输入1hz 的脉冲信号，利用Q0，Q1，Z分别连接 三个发光二极管控制发光二极管的亮灭 。
12345
同步 SD= RD=0
J K Qn CP Qn+1
00 0
67 /Qn+1
8
保持
1 01 0
1
置0
10 0
置1
1
11 0 1
翻转
2
实验内容:设计同步模4可逆计数器
M＝0时，进展递增计数； M＝1时，进展递减计数。 Z为进位或借位信号。
递增：Q0Q1 11->00时，z=1,z=Q0*Q1*CP 递减：Q0Q1 00->11时，z=1,z=Q0*Q1*CP
VCC 1C 1Y 3C 3B 3A 3Y 14 13 12 11 10 9 8
&
&
&
1234567 1A 1B 2A 2B 2C 2Y GND
74LS10 三 3 输入与非门
VOH>=VDD-0.05 VOL<=VSS+0.05 10
芯片管脚图
14 13 12 11 10 9 8 VDD 4B 4A 4Y 3Y 3B 3A
4
示波器的“触发〞
触发
示波器何时开场显示波形
一旦触发被正确设定，它可以把不稳定的显示 转换为有意义的波形
触发水平位置
触发 电平
触发 电平
同步点
或左移、或右移
5
触发的正确设定 —— 三要素
1.信源 2.触发电平 3.触发斜率 波形不稳的常见问题： 1.触发电平：在信号变化范围外 2.信源选择： CH1未加信号，信号CH2，信源选择CH1
集成触发器
实验目的 器件：4000系列4027、 4011、4023 测试方法： 时序逻辑的功能测试 示波器使用: 时序电路〔计数器〕的波形测
量方法 实验内容 同步模4可逆计数器
1
JK触发器的逻辑功能
RD 高
低
JQ
电
平
KQ
SD
220× 3
手动单次脉冲 正 方 波 ( f <1Hz TTL OUT)
8
TRIGGER 边沿 视频 斜率 上升
信源 CH1 触发方式 自动
耦合 直流
边沿触发功能菜单
触发类型 —— 一般选“边沿〞触发
可选：上升沿触发、下降沿触发 内触发：CH1、CH2 外触发：EXT、EXT/5 交流线 —— 即50Hz工频信号 可选：自动、正常、单次触发
可选：直流、交流、噪音抑制、高频抑制、 低频抑制
6
屏幕提示触发信息 触发水平位置
触发 电平
308页
触发电平 的数字值
触发 信源
触发 斜率
7
TRIGGER 与触发有关的操作
LEVEL
触发控制钮
1. LEVEL〔电平〕 —— 改变触发电平值 正确操作：应使触发电平设在信号振幅范围内
2. MENU〔菜单〕 —— 显示触发功能菜单
3. SET LEVEL TO 50%〔设为50％〕 —— 将触发电平设在信号振幅范围的中点
510
下学期数字局部的综合实验内容
Xilinx FPGA BASYS2 实验板 Xilinx ISE 13.4 交通信号灯控制电路
CC4011 四2输入与非门 1A 1B 1Y 2Y 2A 2B VSS 1234567
MC14011 CD4011
16 15 14 13 12 11 10 9 VDD 2Q 2Q 2CP 2RD 2K 2J 2SD
CC4027 双上升沿J-K触发器 1Q 1Q 1CP 1RD 1K 1J 1SD VSS 12345678 MC14027 CD4027
1.多余输入端处理方法——不能悬空? 应按逻辑功能接VDD或Vss 2.CMOS电路的输入信号电压范围 应满足Vss<Vi<VDD
VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8
&
&
&
&
1234567 1A 1B 1Y 2A 2B 2Y GND
74LS00 四 2 输入与非门
SD RD Q /Q
00 01 10 11
功能测试 ？
MC14027 CD4027
16 15 14 13 12 11 10 9
VDD 2Q 2Q 2CP 2RD 2K 2J 2SD CC4027 双上升沿J-K触发器
1Q 1Q 1CP 1RD 1K 1J 1SD VSS
3
时序电路〔计数器〕的波形测量方法
1 2 3 45 6 7 8 9
CP
0 1 0 10 1 01 1Q
问题： 0 0 1 1 0 0 1 1 2Q
1. 观测3个以上的波形，应该如何操作？ 两两比较… … 与谁比较？
2. CP CH1，1Q CH2。触发信源选谁？ 应选择频率低的，即CH2
3. 触发斜率应选上升沿还是下降沿？ 加计数器－上升沿；减计数器－下降沿
9
+5V 本卷须知
14 13 12 11 10 9 8 VDD 4B 4A 4Y 3Y 3B 3A
CC4011 四2输入与非门 1A 1B 1Y 2Y 2A 2B VSS 1234567
14 13 12 11 10 9 8 VDD 3C 3B 3A 3Y 1Y 1C
CC4023 三3输入与非门 1A 1B 2A 2B 2C 2Y VSS 1234567
14 13 12 11 10 9 8 VDD 3C 3B 3A 3Y 1Y 1C
CC4023 三3输入与非门 1A 1B 2A 2B 2C 2Y VSS 1234567
MC14023 CD4023
11
验收要求
坐标纸上画出CP,Q0，Q1，Z的加法和减 法时的波形图
在CP利用信号源的同步输出端输入1hz 的脉冲信号，利用Q0，Q1，Z分别连接 三个发光二极管控制发光二极管的亮灭 。
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同步 SD= RD=0
J K Qn CP Qn+1
00 0
67 /Qn+1
8
保持
1 01 0
1
置0
10 0
置1
1
11 0 1
翻转
2
实验内容:设计同步模4可逆计数器
M＝0时，进展递增计数； M＝1时，进展递减计数。 Z为进位或借位信号。
递增：Q0Q1 11->00时，z=1,z=Q0*Q1*CP 递减：Q0Q1 00->11时，z=1,z=Q0*Q1*CP
VCC 1C 1Y 3C 3B 3A 3Y 14 13 12 11 10 9 8
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1234567 1A 1B 2A 2B 2C 2Y GND
74LS10 三 3 输入与非门
VOH>=VDD-0.05 VOL<=VSS+0.05 10
芯片管脚图
14 13 12 11 10 9 8 VDD 4B 4A 4Y 3Y 3B 3A
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示波器的“触发〞
触发
示波器何时开场显示波形
一旦触发被正确设定，它可以把不稳定的显示 转换为有意义的波形
触发水平位置
触发 电平
触发 电平
同步点
或左移、或右移
5
触发的正确设定 —— 三要素
1.信源 2.触发电平 3.触发斜率 波形不稳的常见问题： 1.触发电平：在信号变化范围外 2.信源选择： CH1未加信号，信号CH2，信源选择CH1
集成触发器
实验目的 器件：4000系列4027、 4011、4023 测试方法： 时序逻辑的功能测试 示波器使用: 时序电路〔计数器〕的波形测
量方法 实验内容 同步模4可逆计数器
1
JK触发器的逻辑功能
RD 高
低
JQ
电
平
KQ
SD
220× 3
手动单次脉冲 正 方 波 ( f <1Hz TTL OUT)
8
TRIGGER 边沿 视频 斜率 上升
信源 CH1 触发方式 自动
耦合 直流
边沿触发功能菜单
触发类型 —— 一般选“边沿〞触发
可选：上升沿触发、下降沿触发 内触发：CH1、CH2 外触发：EXT、EXT/5 交流线 —— 即50Hz工频信号 可选：自动、正常、单次触发
可选：直流、交流、噪音抑制、高频抑制、 低频抑制
6
屏幕提示触发信息 触发水平位置
触发 电平
308页
触发电平 的数字值
触发 信源
触发 斜率
7
TRIGGER 与触发有关的操作
LEVEL
触发控制钮
1. LEVEL〔电平〕 —— 改变触发电平值 正确操作：应使触发电平设在信号振幅范围内
2. MENU〔菜单〕 —— 显示触发功能菜单
3. SET LEVEL TO 50%〔设为50％〕 —— 将触发电平设在信号振幅范围的中点
510
下学期数字局部的综合实验内容
Xilinx FPGA BASYS2 实验板 Xilinx ISE 13.4 交通信号灯控制电路
CC4011 四2输入与非门 1A 1B 1Y 2Y 2A 2B VSS 1234567
MC14011 CD4011
16 15 14 13 12 11 10 9 VDD 2Q 2Q 2CP 2RD 2K 2J 2SD
CC4027 双上升沿J-K触发器 1Q 1Q 1CP 1RD 1K 1J 1SD VSS 12345678 MC14027 CD4027
1.多余输入端处理方法——不能悬空? 应按逻辑功能接VDD或Vss 2.CMOS电路的输入信号电压范围 应满足Vss<Vi<VDD
VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8
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1234567 1A 1B 1Y 2A 2B 2Y GND
74LS00 四 2 输入与非门