verilog设计篮球比赛的定时器
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verilog设计篮球比赛的定时器
篮球比赛的定时器（一个时钟1khz）
模块自定时器（时钟、复位、暂停、灯光、数据、wx）；输入时钟、复位、暂停；输出光；输出[7:0]数据；outputwx；
reglight;reg[7:0]data;regwx;regclk1hz;reg[3:0]s0,s1;reg[2:0]count1;reg[9:0]cou nt0;
总是@（PosedEclkorNegedGereset）开始
if(!reset)
count1<=2'd0；其他的
if(count1==2'd2)begin
count1<=2'd0；wx<=~wx；恩德斯
count1<=count1+1'b1;end
总是@（PosedEclkorNegedGereset）开始
if(!reset)
count0<=9'd0；其他的
if(count0==9'd50)begin
count0<=9'd0；clk1hz<=~clk1hz；恩德斯
count0<=count0+1'b1;end
始终@（posedgeck1hzornegedgeresetornegegegepause）开始
if(!reset)begin
s1<=4'd2；s0<=4'd4；恩德斯
if(!pause)begins1<=s1;s0<=s0;endelse
如果（s0==4'd0&&s1==4'd0）开始
s1<=4'd0;s0<=4'd0;light=1'b1;endelse
如果（s0==4'd0）开始
s0<=4'd9;s1<=s1-1'b1;endelse
s0<=s0-1'b1；终止
always@(wxors0ors1)begin
如果（wx==1'b1）开始
case(s0)
4'b0000：数据=~8'hc0；4'b0001：数据=~8'hf9；4'b0010:data=~8'ha4；4'b0011：数据=~8'hb0；4'b0100:data=~8'h99；4'b0101:data=~8'h92；4'b0110:data=~8'h82；
4'b0111:data=~8'hf8；
4'b1000:data=~8'h80;4'b1001:data=~8'h90;default:data=~8'hc0;endcaseendelse
如果（wx==1'b0）开始
case(s1)
终止
endmodule
测试模块
`timescale1ns/100psmoduletop;
`定义时钟循环50REGCLK、复位、暂停；电线灯；连线[7:0]数据；wirewx；
always#`clk_cycleclk=~clk;initialbeginclk=0;reset=1;pause=1;#10reset=0;#60rese t=1;#110pause=0;#160pause=1;end
4'b0000：数据=~8'hc0；4'b0001：数据=~8'hf9；4'b0010:data=~8'ha4；4'b0011：数据=~8'hb0；4'b0100:data=~8'h99；4'b0101:data=~8'h92；4'b0110:data=~8'h82；
4'b0111:data=~8'hf8；4'b1000：数据=~8'h80；4'b1001：数据=~8'h90；默认值：
data=~8'hc0；endcaseendself_uTimerm（.reset（reset），。
中电，。
暂停，。
轻（轻），。
数据，。
wx（wx））；端模块
篮球比赛的定时器（两个时钟）
模块自定时器（时钟、复位、暂停、wx、灯、数据）；输入时钟，wx，复位，暂停；输出光；输出[7:0]数据；
reglight;reg[7:0]data;
reg[3:0]s0，s1；
always@(posedgeclkornegedgeresetornegedgepause)begin
如果（！重置）开始
s1<=4'd2;s0<=4'd4;endelse
如果（！暂停）开始1<=s1；s0<=s0；恩德斯
if(s0==4'd0&&s1==4'd0)begin
s1<=4'd0；s0<=4'd0；光照=1'b1；恩德斯
if(s0==4'd0)begin
s0<=4'd9；s1<=s1-1'b1；恩德斯
s0<=s0-1'b1;end
始终@（wxors0ors1）开始
if(wx==1'b1)begin
案件（s0）
4'b0000:data=~8'hc0;4'b0001:data=~8'hf9;4'b0010:data=~8'ha4;4'b0011:data=~8'hb 0;4'b0100:data=~8'h99;4'b0101:data=~8'h92;4'b0110:data=~8'h82;4'b0111:data=~8' hf8;4'b1000:data=~8'h80;4'b1001:data=~8'h90;default:data=~8'hc0;endcaseendelse
如果（wx==1'b0）开始
case(s1)
4'b0000：数据=~8'hc0；4'b0001：数据=~8'hf9；4'b0010:data=~8'ha4；4'b0011：数据=~8'hb0；4'b0100:data=~8'h99；4'b0101:data=~8'h92；4'b0110:data=~8'h82；
4'b0111:data=~8'hf8；4'b1000：数据=~8'h80；4'b1001：数据=~8'h90；默认值：
data=~8'hc0；endcaseendend
endmodule测试模块：
`时间刻度1ns/100psmoduletop；
`defineclk_cycle50regclk,reset,pause;wirelight;
连线[7:0]数据；
always#`clk_cycleclk=~clk;initialbeginclk=0;reset=1;pause=1;#10reset=0;#60rese t=1;#110pause=0;#160pause=1;end
自动定时器（.reset（reset），。
中电，。
暂停，。
轻（轻），。
数据，。
wx （wx））；端模块。