西安电子科技大学EDA实验报告
EDA实验报告
EDA实验报告一、实验目的本实验旨在通过使用EDA（数据探索性分析）技术，进一步了解和分析所研究数据的特征、分布、关系以及可能存在的异常值等，从而为后续的数据建模和决策提供更加准确的依据。
二、实验步骤1. 数据收集与加载从数据源中获取所需数据集，并使用相应的数据加载工具将数据集导入到实验环境中。
多种数据源包括文件、数据库、API请求等方式均可。
2. 数据检查与预处理对导入的数据进行初步检查，包括数据类型、缺失值、异常值等方面的处理。
根据具体需求，对缺失值可以进行填充或删除操作，对异常值可以通过替换、删除或者修复的方式进行处理。
3. 数据探索性分析a) 描述性统计分析对各个变量进行描述性统计，包括计算均值、中位数、标准差等指标，以直观地了解数据的分布和变异程度。
b) 单变量分析对每个变量进行分析和探索，绘制直方图、箱线图、概率密度图等，以帮助我们了解变量的分布情况、异常值等。
c) 多变量分析使用散点图、柱状图、热力图等方式，对不同变量之间的关系进行分析。
可以通过相关性分析、协方差矩阵等方法来探索变量之间的线性关系。
4. 结果可视化在数据分析过程中，可以使用适当的可视化方法将分析结果直观地展示出来，如绘制折线图、散点图、热力图等。
可视化可以更好地理解数据的特征和趋势。
5. 异常检测与处理在探索性分析过程中，发现异常值后，需要进一步分析和决定如何处理它们。
可以采用剔除、修复等方式，使得数据能够更加符合实际情况。
6. 相关性分析对于关键变量之间的相互关系，可以使用相关性分析等统计方法来衡量它们的相关程度。
这可以帮助我们理解变量之间的影响和作用，以及它们与问题或目标变量之间的关系。
三、实验结果通过对所研究数据集的EDA实验，我们得出以下结论：1. 数据集的缺失值情况较为严重，需要进行适当的处理，以避免因缺失数据引起的结果不准确或失真的问题。
2. 变量A和变量B之间存在较强的正相关关系，即当A增加时，B 也会相应地增加；变量C则与变量A和B之间的关系较弱。
EDA实验报告完结版
EDA实验报告完结版一、实验目的本次 EDA 实验的主要目的是通过实际操作和设计，深入理解和掌握电子设计自动化（EDA）技术的基本原理和应用。
具体而言，包括熟悉 EDA 工具的使用方法，学会运用硬件描述语言（HDL）进行逻辑电路的设计与描述，以及通过综合、仿真和实现等流程，将设计转化为实际的硬件电路，并对其性能进行评估和优化。
二、实验环境本次实验所使用的 EDA 工具为_____，该工具提供了丰富的功能模块和强大的设计支持，包括原理图编辑、HDL 代码编写、综合、仿真和下载等。
实验所使用的硬件平台为_____开发板，其具备多种接口和资源，便于对设计的电路进行实际验证和测试。
三、实验内容1、基本逻辑门电路的设计与实现使用 HDL 语言（如 Verilog 或 VHDL）设计常见的基本逻辑门电路，如与门、或门、非门等。
通过编写代码，对逻辑门的输入输出关系进行描述，并进行综合和仿真，验证设计的正确性。
2、组合逻辑电路的设计与实现设计并实现较为复杂的组合逻辑电路，如加法器、减法器、编码器、译码器等。
运用 HDL 语言描述电路的功能，进行综合和仿真，确保电路在各种输入情况下的输出结果符合预期。
3、时序逻辑电路的设计与实现设计常见的时序逻辑电路，如计数器、寄存器、移位寄存器等。
在设计过程中，考虑时钟信号、同步复位和异步复位等因素，通过仿真验证时序逻辑的正确性，并对电路的性能进行分析。
4、有限状态机（FSM）的设计与实现设计一个有限状态机，实现特定的功能，如交通信号灯控制器、数字密码锁等。
明确状态转移条件和输出逻辑，通过编写 HDL 代码实现状态机，并进行综合和仿真，验证其功能的准确性。
5、综合与优化对设计的电路进行综合，生成门级网表，并通过优化工具对电路进行面积、速度等方面的优化，以满足特定的设计要求。
6、硬件实现与测试将综合后的设计下载到硬件开发板上，通过实际的输入输出信号，对电路的功能进行测试和验证。
观察电路在实际运行中的表现，对出现的问题进行分析和解决。
EDA实验报告范例
EDA技术的相关网址：
• END F_ADDER_1;
• ARCHITECTURE a OF F_ADDER_1 IS • COMPONENT XOR_1 • PORT (A1,B1:IN std_logic; • C1: OUT std_logic); • END COMPONENT; • COMPONENT NAND_2 • PORT (A1,B1:IN std_logic; • C1: OUT std_logic); • END COMPONENT; • SIGNAL S1,S2,S3: std_logic ; • BEGIN
• 三、 实验条件
• (1) 电脑。 • (2) 开发软件： QuartusII 。 • (3) 实验设备： EL－ EDA－V型 • EDA 实 验 开 发 系 统。 • (3) 拟用芯片： ACEX1K: • EP1K100QC2083。
•
四、 实验设计
1)全加器的逻辑图
由异或门和二输入端与非门构 成的1位二进制全加器如图所示。
实验教学目的：
了解一类可编程逻辑器件，掌握一门硬件描述 语言，熟悉使用一种EDA设计工具，设计自己的芯片。
教材及参考资料
教材：
《EDA技术及应用》谭会生、张昌凡 编著 西安电子科技大学出版社
参考资料：
《CPLD技术及其应用》宋万杰 等编著 西安电子科大出版社出版 《VHDL硬件描述语言与数字逻辑电路设计》 侯伯亨 顾新 等编著 西安电子科技大学出版社 《CPLD/FPGA的开发和应用》徐光辉 等编著 电子工业出版社出版
• --与非门的VHDL描述
• • • • • • • • • • LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY NAND_2 IS PORT( A1,B1: IN std_logic; C1: OUT std_logic); END NAND_2; ARCHITECTURE c OF NAND_2 IS BEGIN C1<=A1 NAND B1; END c;
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
eda实验报告
eda实验报告
1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
EDA实验报告
EDA实验报告一、引言EDA（Exploratory Data Analysis）是一种数据分析的方法，旨在通过可视化和统计方法探索数据集的潜在模式、特征和异常值。
本实验旨在通过使用EDA技术，对给定的数据集进行分析和解释，以揭示数据集中的有意义信息。
二、数据集介绍本实验使用的数据集是关于某公司员工的绩效评估数据。
数据集包含几个重要变量，如员工的工作满意度、绩效评估得分、月均工作小时数等，共计有10个变量。
其中，工作满意度（satisfaction_level）和绩效评估得分（last_evaluation）为连续变量，而其他变量为离散变量。
三、数据预处理在进行EDA之前，我们首先对数据集进行了预处理。
具体步骤如下：1. 查看缺失值：通过使用缺失值检测方法，我们发现数据集中没有任何缺失值。
2. 删除重复值：通过检查数据集中的重复值，我们删除了其中的重复数据。
3. 处理异常值：通过使用离群值检测方法，我们发现某些变量存在异常值。
为了保证数据的准确性和可靠性，我们决定剔除这些异常值。
四、数据探索在进行EDA之前，我们首先对数据集中的各个变量进行了分布统计和描述性分析。
其中，我们计算了各个变量的平均值、中位数、标准差等统计指标，并绘制了直方图、箱线图和相关系数矩阵等图形。
1. 工作满意度分布通过对工作满意度进行可视化，我们发现该变量呈现近似正态分布的趋势，大部分员工的工作满意度集中在0.6-0.8之间。
2. 绩效评估得分分布通过对绩效评估得分进行可视化，我们发现该变量呈现双峰分布的特点，大部分员工的绩效评估得分集中在0.5-0.7和0.8-1.0之间。
3. 员工离职情况分析通过对离职率进行可视化，我们发现离职率大约为24%。
同时，我们还分析了不同离职情况下的其他变量的分布情况，发现离职员工的工作满意度明显低于未离职员工。
4. 关键变量相关性分析通过计算各个变量之间的相关系数，我们发现工作满意度与绩效评估得分呈现正相关关系，而与其他变量之间的相关性较弱。
《EDA技术》实验报告
《EDA技术》实验报告
本次实验报告是关于EDA技术的研究和应用。
EDA技术全称电子设计自动化技术，能
够实现电子设计的自动化和优化。
首先，我们讨论了EDA技术的应用范围。
EDA技术主要应用于现代集成电路的设计和
制造，目的是提高电路的性能，并减少设计和制造的成本和时间。
EDA技术可用于设计各
种电路，包括数字电路、模拟电路、混合信号电路和射频电路等。
其次，我们介绍了EDA技术的主要工具。
EDA技术工具包括原理图编辑器、电路模拟器、布局编辑器和综合工具等。
这些工具可以协同工作，在电路设计的不同阶段对电路进
行分析和优化。
接着，我们描述了EDA技术的设计流程。
EDA技术的设计流程分为四个主要阶段：设计，模拟，综合和布局。
在设计阶段，设计师使用原理图编辑器和其他工具来设计电路。
在模拟阶段，设计师将电路模型装入电路模拟器中，并进行仿真以验证电路的功能和性能。
在综合阶段，设计师使用综合工具将电路转换为特定的逻辑网表文件。
在布局阶段，设计
人员使用布局编辑器来设置电路的物理布局。
最后，我们讨论了EDA技术的优缺点。
EDA技术的主要优点是提高电路设计的效率和
准确性，并减少了设计和制造的成本和时间。
然而，EDA技术也存在一些缺点，例如，设
计人员需要具备高水平的技术和知识，否则可能出现算法错误或设计缺陷。
综上所述，EDA技术在现代电子设备设计和制造中起着非常重要的作用，技术的发展
将会极大程度上促进电子设备的设计和制造的进步和发展。
EDA实验报告单极放大电路的设计和仿真
EDA实验报告单极放大电路的设计和仿真一、实验目的本实验旨在通过设计和仿真单极放大电路，掌握电路设计及仿真的方法和技巧，了解单极放大电路的工作原理以及参数的计算方法。
二、实验设备和材料1.EDA仿真软件2.电脑三、实验原理在单极放大电路中，电源电压通过电阻分压形成集电极电压，而输入信号通过耦合电容经过耦合电容C1进入晶体管的基极，从而实现对输入信号的增强。
四、实验步骤及数据记录1.确定电源电压：根据实验要求，选择适当的电源电压。
2.选择晶体三极管型号：根据实验要求和设计要求，选择适合的晶体三极管型号。
3.计算电阻值：根据单极放大电路的工作原理，计算电阻的取值范围，并选择合适的电阻值。
4.设计电路连接方式：将电源、电阻、晶体三极管按照电路原理进行连接并设计电路图。
5.仿真电路：使用EDA仿真软件，将设计好的电路连接到仿真软件中。
6.设置仿真参数：设置仿真参数，包括电源电压、工作频率等。
7.运行仿真：运行仿真程序，获取仿真结果。
8.分析结果：根据仿真结果，分析电路的工作情况，包括输出电压增益、输入输出阻抗等。
9.修改参数：根据分析结果，对电路参数进行调整，重新进行仿真。
10.重复步骤6-9，直到仿真结果满足设计要求。
五、实验结果分析通过仿真，得到了单极放大电路的工作情况如下：1.输出电压增益：根据仿真结果，计算得到了单极放大电路的输出电压增益为X。
2.输入输出阻抗：根据仿真结果，计算得到了单极放大电路的输入阻抗为Y，输出阻抗为Z。
3.波形分析：通过仿真软件，获取到了输入信号和输出信号的波形，并进行比较分析。
六、实验结论通过设计和仿真单极放大电路，了解了电路设计及仿真的方法和技巧。
掌握了单极放大电路的工作原理以及参数的计算方法，并通过仿真分析得到了相关结果。
西电eda大作业
EDA实验报告班级：021211班指导老师：杨明磊实验一：QUARTUS II软件使用及组合电路设计仿真一、实验目的：学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等基本内容；二、实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。
（1）、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。
其主要功能是从多路数据中选择其中一路信号发送出去。
所以它是一个多输入、单输出的组合逻辑电路。
功能：当选择控制端s10=00时，输出ay=；s10=01时，输出by=；s10=10时，输出cy=；s10=11时，输出dy=。
（2）、逻辑器件符号（3）、VHDL语言（4）、波形仿真（5）、仿真分析由波形可知：当s10=00时，y的波形与a相同；当s10=01时，y的波形与b相同；当s10=10时，y的波形与c相同；当s10=11时，y的波形与d相同；与所要实现的功能相符，源程序正确。
2、七段译码器程序设计仿真（1）、功能及原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
实验中的数码管为共阳极，接有低电平的段发亮。
例如当LED7S输出为 "0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。
（2）、逻辑器件符号（3）、VHDL语言（4）、波形仿真（5）、仿真分析由仿真波形可以直观看到，当A=“0000”时，led7s=1000000，数码管显示为0；A=“0001”时，led7s=1111001，数码管显示为1；....依此可验证波形仿真结果完全符合预期，源程序正确。
西电电院EDA实验报告
EDA实验报告老师：杨明磊姓名：同作者：学号：学院：电子工程学院实验一：QUARTUS II软件使用及组合电路设计仿真一、实验目的：学习QUARTUS II软件的使用，掌握软件工程的建立、VHDL源文件的设计和波形仿真等基本内容；二、实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。
1.、功能及原理原理：数据选择器又称为多路转换器或多路开关，它是数字系统中常用的一种典型电路。
其主要功能是从多路数据中选择其中一路信号发送出去。
所以它是一个多输入、单输出的组合逻辑电路。
功能：当选择控制端s10=00时，输出；s10=01时，输出；s10=10时，输出；s10=11时，输出。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由波形可知：当s10=00时，y的波形与a相同；当s10=01时，y的波形与b相同；当s10=10时，y的波形与c相同；当s10=11时，y的波形与d相同；与所要实现的功能相符，源程序正确。
2.七段译码器程序设计仿真1.、功能及原理7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
实验中的数码管为共阳极，接有低电平的段发亮。
例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，于是数码管显示“5”。
2.、逻辑器件符号3.、VHDL语言4.、波形仿真5.、仿真分析由仿真波形可以直观看到，当A=“0000”时，led7s=1000000，数码管显示为0；A=“0001”时，led7s=1111001，数码管显示为1；....依此可验证波形仿真结果完全符合预期，源程序正确。
电子科技大学电子设计自动化EDA实验报告
EDA实验报告一、设计思路这个实验的最终成品是利用无缘蜂鸣器发出频率不断变小的声音，表现为音调不断下降，就像是飞机被击落的音调。
设计初期是想令发声器发出不同的音调，但是如果要编程歌曲比较困难。
于是考虑通过循环改变分频系数来进行变频，首先对时钟进行第一次分频，设置成周期为1ms的分频；然后设置分频循环为16到256，每1ms改变一次分频数；另开一个分频按16到256进行分频了，第三分频的最高位进行输出。
仿真过程没有问题，下载时发声不能，复位指示灯显示正常，跳频指示灯不闪烁。
上网查无源发生器的发生频率在1k到4k之间，而16到256分频是132k到2.11M，频率过大无法发声。
因此改为从8192分频到32768分频，为了编程方便在第二分频加八位，第一分频减八位，因此总的发声循环不发生改变，同时降低输出频率。
最终结果成功！二、编程源码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity sound isport (clk,clr:in std_logic;output,light1,run:out std_logic);end sound;architecture rtl_sound of sound issignal cnt:std_logic_vector(12 downto 0);signal spt:std_logic_vector(13 downto 0);signal snd:std_logic_vector(12 downto 0);signal ver:std_logic;beginprocess(clk,clr)beginif(clr='0')thenspt<="10011101111001";elsif(rising_edge(clk))thenif(spt="00000000000000")thenspt<="10011101111001";elsespt<=spt+"11111111111111";end if;end if;end process;process(spt(13),clk,clr)beginif(clr='0')thencnt<="0000111111111";elsif(rising_edge(spt(13)))thenif(cnt="1111111111111")thencnt<="0000111111111";elsecnt<=cnt+"0000000000001";end if;end if;end process;process(clk,clr)beginif(clr='0')thensnd<=cnt;ver<='1';elsif(rising_edge(clk))thenif(snd="0000000000000")thensnd<=cnt;ver<=not ver;elsesnd<=snd+"1111111111111";end if;end if;end process;output<=ver;run<=clr;light1<=cnt(12);end rtl_sound;三、仿真结果可以看到输出的频率越来越小，对应发生音调越来越低图示cnt为此状态应分频数（count），spt为第一分频（seperate），snd为按照cnt的数目进行分频，ver取snd的最高位。
eda实验报告完整版
eda实验报告完整版EDA实验报告一、文献综述EDA，全称为Exploratory Data Analysis，是一种数据探索性分析方法。
EDA通过多种可视化工具和数据分析技术快速探索数据集的特征和结构，从而发现其中的规律和异常，确定数据的可靠性和种类。
EDA的主要目的在于对数据进行全面的分析和理解，为后续的数据处理和建模提供参考。
EDA作为数据预处理的重要步骤，在数据分析和建模中占据着重要的地位。
目前，随着数据收集、存储和分析技术的快速发展，EDA正在成为数据分析中不可缺少的部分。
在大数据时代，EDA的发展已经超越了其传统的数据探索性分析功能，成为了快速调试和优化模型的重要手段。
二、实验目的本次实验旨在掌握EDA技术方法和可视化工具，在实际数据集中进行数据预处理和探索性分析。
主要目标包括：1.掌握常用的EDA方法和可视化工具。
2.通过对实际数据集处理和分析，了解数据的特征和结构。
3.确定数据集的质量、可靠性和种类。
4.为后续的数据处理和建模提供参考。
三、实验流程1.数据集的加载和清洗本次实验选用的数据集为Iris数据集，包含了鸢尾花的三个品种（Setosa、Versicolour、Virginica）的四个特征（sepal length、sepal width、petal length、petal width）共150个样本。
由于Iris数据集已经经过处理，因此不需要进行特殊的预处理。
为了更好地探索Iris数据集，我们将其存储为dataframe格式，以方便进行数据的各类统计和可视化。
2.数据特征的可视化在数据特征的可视化中，我们使用了多种可视化工具包括：ggplot2和ggpubr。
下面是我们在R语言环境下所使用的代码。
# 加载ggplot2和ggpubrlibrary(ggplot2)library(ggpubr)#加载Iris数据集data("iris")df = iris# 1.绘制直方图hist <- ggplot(df, aes(x = Sepal.Length)) +geom_histogram(fill = "blue", alpha = .5, bins = 30) +ggtitle("Distribution of Sepal.Length")# 2.绘制密度图density <- ggplot(df, aes(x = Sepal.Width, fill = Species)) +geom_density(alpha = .5) +scale_fill_manual(values = c("#00AFBB", "#E7B800", "#FC4E07")) +ggtitle("Density plot of Sepal.Width")# 5.绘制箱线图boxplot <- ggplot(df, aes(x = Species, y = Sepal.Length, fill = Species)) + geom_boxplot() +ggtitle("Boxplot of Sepal.Length by Species")上述代码会生成6个图表，分别为直方图、密度图、散点图、热力图、箱线图和柱状图。
EDA实验实验报告2
EDA实验实验报告学号：姓名：彭文勇院系：微电子技术系专业：嵌入式教师：李海2010年12月实验一一位全加器的设计实验地点：第二实验楼405同组人员：孙腾坤一、实验目的通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II 的使用及Verilog HDL的编程方法。
学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。
二、实验原理和内容本实验的内容是建立一个1位全加器。
具体内容包括：（1）使用Quartus II建立工程、编写程序；（2）进行波形仿真验证；（3）进行硬件测试。
通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。
输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。
三、实验步骤（1）启动Quartus II建立一个空白工程，然后命名为full_add。
（2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。
（3）波形仿真验证。
（4）新建图形设计文件命名为full_add.bdf并保存。
微电子技术系（5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。
将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。
（6）将full_add.bdf设置为顶层实体。
对该工程文件进行全程便已处理。
若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
（7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、LED８与芯片对应的引脚相连。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
西电EDA报告
8位移向相加乘法器1.乘法器原理8位乘法器可用移位和加法来实现，两个8位数相乘，总共需要执行8次加法运算和8次移位运算，由乘数的末位值确定被乘数是否与原部分积相加，从乘数的最低位开始，若乘数为1，加被乘数，然后右移一位，形成新的部分积，乘数同时右移一位；若乘数为0，加上零值，然后右移一位，形成新的部分积，乘数同时右移一位，直到乘数的最高位为止，从而得出最终的乘积结果。
实现原码一位乘法的硬件逻辑结构图如下图所示。
用寄存器R0存放部分积；R0存放乘数Y,并且最低位Yn作判断为;R0和R1都具有右移功能并且是连通的；寄存器R2存放被乘数X,加法器完成部分积与位积求和，计数器记录相加移位的操作次数。
8位乘法器的顶层设计主要分成四大功能模块，并可根据分解的层次进行设计，各个功能模块作用介绍如下：1)右移寄存器模块：是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移，本设计采用的一个8位寄存器，能存放8位二进制代码，需用8个触发器来构成，它可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
2)加法器：本设计用到一个8位加法器，主要进行操作数的加法运算。
3)乘1模块：主要实现8位与1位的乘法运算。
4)锁存器:它所实现的功能是把当前的状态锁存起来，使CPU送出的数据在接口电路的输出端保持一段时间锁存后状态不再发生变化，直到解除锁定。
本次设计采用16位锁存器，同时也是一个右移寄存器，在时钟信号作用下，进行输入值的移位与锁存。
2.乘法器设计流程本设计采用移位和加法来实现两个8位二进制数相乘。
由乘数的末尾值来确定被乘数是否与原部分积相加，然后右移一位，形成新的部分积；同时，乘数也右移一位，由次低位作新的末位，空出最高位放部分积的最高位。
例如被乘数为00000101，乘数为01101111，初始条件下，部分积为0，乘数最低位为1，加被乘数，和为00000101，使其右移一位，形成新的部分积为00000010，乘数同时右移一位，原和最低位1被放到乘数的最高位，此时，乘数最低位为1，加00000101，和为00000111，使其右移一位，形成新的部分积为0000011，依次类推，循环8次，总共需要进行8次相加和8次移位操作，最终得出乘积结果。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
eda课程设计实验报告
eda课程设计实验报告一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握EDA工具的使用方法。
2. 学生能运用所学知识，设计并实现基本的数字电路。
3. 学生了解数字电路的设计流程，掌握设计规范，具备初步的电路分析能力。
技能目标：1. 学生能独立操作EDA软件，完成电路的原理图绘制、仿真和布局布线。
2. 学生通过实验报告的撰写，提高实验数据分析、总结归纳的能力。
3. 学生在小组合作中，提高沟通协调能力和团队协作能力。
情感态度价值观目标：1. 学生培养对电子科学的兴趣，激发创新意识，增强实践能力。
2. 学生在实验过程中，形成严谨的科学态度，提高问题解决能力。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为实践性较强的电子设计课程，旨在培养学生的实际操作能力、创新意识和团队合作精神。
学生特点：六年级学生具有一定的电子知识基础，好奇心强，喜欢动手实践，但需加强对理论知识的理解和应用。
教学要求：结合学生特点，注重理论与实践相结合，充分调动学生的积极性，提高学生的实践能力和创新能力。
将课程目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容根据课程目标，本章节教学内容主要包括以下几部分：1. EDA基本概念与工具介绍- 电子设计自动化原理简介- 常用EDA软件功能与操作方法2. 数字电路设计基础- 数字电路基本元件及功能- 原理图绘制与仿真分析3. 布局布线与PCB设计- PCB设计流程与方法- 布局布线技巧与规范4. 实验报告撰写- 实验数据整理与分析- 实验总结与反思教学大纲安排如下：第一周：- EDA基本概念与工具介绍- 数字电路基本元件及功能第二周：- 原理图绘制与仿真分析第三周：- 布局布线与PCB设计第四周：- 实验报告撰写教学内容与教材关联性：本教学内容与教材《电子技术基础与实践》第六章“电子设计自动化”相关章节紧密相连，确保了教学内容的科学性和系统性。
EDA电子技术实训报告
一、课程设计的内容1、学习EDA仿真技术，并使用Multisim仿真软件完成指定训练内容。
2、学习SOPC技术，并在FPGA上完成相关内容，掌握和理解SOPC的真正内涵。
3、通过学习了解Synopsys软件，掌握IC设计基础。
二、课程设计的要求与数据1、严格按照分组情况进行实训；2、完成指定的设计任务；3、相关设计数据要填入指定表格；4、课程设计的报告严格按照学校指定格式执行；5、实训期间不得迟到早退，否则将严肃处理。
三、课程设计应完成的工作1、学习Multisim仿真软件，并完成以下设计任务：Lab1 -9。
2、学习SOPC技术，并完成以下设计任务：Task1-5。
3、学习IC设计技术基础，并完成以下设计任务：Synopsys IC设计基础，主要学习linux基本操作，IC设计基本流程，概念，完成Design Compiler综合工具实验。
四、应收集的资料及主要参考文献1、谢云等，现代电子技术实践课程指导，机械工业出版社，北京，20062、张志刚，FPGA与SOPC设计教程—DE2实践，西安电子科技大学出版社，西安，20073、江国强，SOPC技术与应用，机械工业出版社，北京，2006Multisim实验实验一：单机放大电路一、实验目的1、熟悉Multisim9软件的使用方法。
2、掌握放大器静态工作点的仿真方法及其对放大器性能的影响。
3、学习放大器静态工作点、电压放大倍数、输入电阻、输出电阻的仿真方法，了解共射极电路特性。
二、虚礼实验仪器及器材双踪示波器信号发生器交流毫伏表数字万用表三、实验原理图四、实验内容1、静态数据仿真：2、动态仿真一：示波器显示输入输出波形：输出波形与输入波形反相。
3、动态仿真二：删除R6后示波器波形：记录数据如下表：其他不变，增大和减小滑动变阻器的值，观察V0的变化，并记录波形：四、动态仿真三：1、测量输入电阻Ri在输入端串联一个5.1k的电阻，如图所示，并且连接一个万用表，如图连接。
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EDA大作业及实验报告实验一：QUARTUS Ⅱ软件使用及组合电路设计仿真实验目的：学习QUARTUS Ⅱ软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容；实验内容：1.四选一多路选择器的设计首先利用QuartusⅡ完成4选1多路选择器的文本编辑输入(mux41a.vhd)和仿真测试等步骤，给出仿真波形。
步骤：（1）建立工作库文件夹和编辑设计文件；（2）创建工程；（3）编译前设置；（4）全程编译；（5）时序仿真；（6）应用RTL电路图观测器（可选择）实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(S10:IN STD_LOGIC_VECTOR(1 DOWNTO 0);A,B,C,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE bhv OF mux41 ISBEGINPROCESS(A,B,C,D,S10)BEGINIF S10="00" THENQ<=A;ELSIF S10="01" THENQ<=B;ELSIF S10="10" THENQ<=C;ELSEQ<=D;END IF;END PROCESS;END bhv;波形仿真如图：其中，分别设置A,B,C,D四个输入都为10.0ns的方波，其占空比分别为25%，50%，75%，90%以作为四种输入的区分，使能端s10以此输入00(即[0])，01(即[1])，10(即[2])，11(即[3])，可以观察到输出端Q依次输出分别为A,B,C,D。
试验成功。
其RTL电路图为：2.七段译码器程序设计仿真2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。
本项实验很容易实现这一目的。
例1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如实验图1数码管的7个段，高位在左，低位在右。
例如当LED7S输出为"0010010" 时，数码管的7个段：g、f、e、d、c、b、a分别接0、0、1、0、0、1、0，实验中的数码管为共阳极的，接有低电平的段发亮，于是数码管显示“5”。
实验图1 数码管及其电路2．2 实验内容：参考后面的七段译码器程序，在QUARTUS II上对以下程序进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
试验程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DecL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;END ;ARCHITECTURE one OF DecL7S ISBEGINPROCESS( A )BEGINCASE A(3 DOWNTO 0) ISWHEN "0000" => LED7S <= "1000000" ; -- X“80”->0WHEN "0001" => LED7S <= "1111001" ; -- X“79”->1WHEN "0010" => LED7S <= "0100100" ; -- X“24”->2WHEN "0011" => LED7S <= "0110000" ; -- X“30”->3WHEN "0100" => LED7S <= "0011001" ; -- X“19”->4WHEN "0101" => LED7S <= "0010010" ; -- X“12”->5WHEN "0110" => LED7S <= "0000010" ; -- X“02”->6WHEN "0111" => LED7S <= "1111000" ; -- X“78”->7WHEN "1000" => LED7S <= "0000000" ; -- X“00”->8WHEN "1001" => LED7S <= "0010000" ; -- X“10”->9WHEN "1010" => LED7S <= "0001000" ; -- X“08”->AWHEN "1011" => LED7S <= "0000011" ; -- X“03”->BWHEN "1100" => LED7S <= "1000110" ; -- X“46”->CWHEN "1101" => LED7S <= "0100001" ; -- X“21”->DWHEN "1110" => LED7S <= "0000110" ; -- X“06”->EWHEN "1111" => LED7S <= "0001110" ; -- X“0E”->FWHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ;波形仿真如图：如图，当输入端A依次输入0-15的四位二进制码时，输出端依次输出（0-9及A-F）的数码管所对应的七位二进制数，例如，当输入0000时，输出端输出1000000（即字符@的ASCII 码）,显示在数码段上即‘0’。
实验二计数器设计与显示实验目的：（1）熟悉利用QUARTUS II中的原理图输入法设计组合电路，掌握层次化设计的方法;（2）学习计数器设计、多层次设计方法和总线数据输入方式的仿真，并进行电路板下载演示验证。
实验内容：1.完成计数器设计设计含有异步清零和计数使能的4位二进制加减可控计数器。
要求：（1）写出设计框图、流程和方法；（2）利用VHDL设计实现程序；（3）进行波形仿真验证；（4）完成设计实验报告：将实验原理、设计过程、编译仿真波形和分析结果写进实验报告。
其设计原理：由三个输入端CLC,CLK,EN控制计数器的输出和计数方式，其中当清零端CLC=’1’时，输出端输出为全零；当CLC=’0’时，正常计数。
其中如果出现时钟上升沿，加减控制端EN=’1’时，为加法计数，反之则为减法计数。
在程序设计时，在进程中引入信号Q1，在进程中完成标准逻辑位的加减，结束进程之后将其给输出。
设计框图如上所示。
实验程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 ISPORT(CLK:IN STD_LOGIC;EN:IN STD_LOGIC;CLC:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY CNT4;ARCHITECTURE BHV OF CNT4 ISSIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLC='1' THENQ1<=(OTHERS=>'0');ELSIF (CLK'EVENT AND CLK='1') THENIF EN='1' THENQ1<=Q1+1;ELSEQ1<=Q1-1;END IF;END IF;END PROCESS;Q<=Q1;END ARCHITECTURE BHV;波形仿真结果如图：如上图所示，当CLC=’1’时，清零；否则，正常计数。
EN=’0’时，减法计数，EN=’1’时，加法计数。
仿真验证实验设计成功。
2.计数器显示译码设计与下载用原理图输入法的方式，以前面设计的七段译码器DecL7S和计数器为底层元件，完成“计数器显示译码”的顶层文件设计。
设计原理：为了使数码管的变化能够用肉眼观察，将输入时钟（50MHz）先进行进行50M分频，输出频率为1Hz的时钟。
其中分频器采用M=50M计数器的进位输出端来实现，将分频后的时钟信号送入四位二进制加减可控计数器的时钟输入端。
四位二进制加减可控计数器由实验1中提供，其输出作为七段译码器的输入端。
50M分频器程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT5M ISPORT(CLK:IN STD_LOGIC;CLK_OUT:OUT STD_LOGIC);END ENTITY CNT5M;ARCHITECTURE BHV OF CNT5M ISSIGNAL COUNT:STD_LOGIC_VECTOR(26 DOWNTO 0);BEGINPROCESSBEGINWAIT UNTIL CLK'EVENT AND CLK='1';IF(COUNT<49999999) THENCOUNT<=COUNT+1;CLK_OUT<='0';ELSECOUNT<=(OTHERS=>'0');CLK_OUT<='1';END IF;END PROCESS;END ARCHITECTURE BHV;修改后加减计数器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 ISPORT(CLK:IN STD_LOGIC;UPDOWN:IN STD_LOGIC;RESET,ENABLE:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY CNT4;ARCHITECTURE BHV OF CNT4 ISSIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF ENABLE='1' THENIF RESET='1' THENQ1<=(OTHERS=>'0');ELSIF (CLK'EVENT AND CLK='1') THENIF UPDOWN='1' THENQ1<=Q1+1;ELSEQ1<=Q1-1;END IF;END IF;END IF;END PROCESS;Q<=Q1;END ARCHITECTURE BHV;其原理图如下：其中为了便于观察，我们只仿真未加分频器时的的波形图如下：其中，ENABLE为使能端，其为1时，电路正常工作。