触发器是时序逻辑电路的基本单元
电子电路基础知识(考题)
电子电路基础知识--测试第一篇电子电路基础知识一、判断题（正确的打√，错误的打×）1、射极输出器不具有电压放大作用。
（√）2、普通二极管反向击穿后立即损坏，因为击穿是不可逆的。
（√）3、在三种功率放大电路中，效率最高是的甲类功放。
（×）说明：效率最高是的乙类功放.4、逻辑电路中“1”比“0”大。
（×）说明：逻辑电路中“1”与“0”不存在大小之分。
5、石英晶体振荡器的主要优点是振荡频率稳定性高。
（√）6、直流放大器只能放大直流信号。
（√）7、在基本放大电路中，若静态工作点选择过高，容易出现饱和失真。
（√）8、振荡器的负载变动将影响振荡频率稳定性（×）9、直流放大器是放大直流信号的，它不能放大交流信号（√）10、差动放大器如果注意选择元件，使电路尽可能对称，可以减小零点漂移（√）11、放大器具有正反馈特性时，电路必然产生自激振荡（×）12、多级放大器的通频带比组成它的各级放大器的通频带窄，级数愈少，通频带愈窄（×）说明：级数愈少，通频带愈宽。
13、晶体三极管的发射区和集电区是由同一类型半导体构成的，所以e极和c极可以互换使用（×）14、在外电场作用下，半导体中同时出现电子电流和空穴电流。
（×）15、少数载流子是自由电子的半导体称为P型半导体。
（×）16、晶体二极管击穿后立即烧毁。
（×）17、用万用表测二极管正向电阻，插在万用表标“+”号插孔的测试棒（通常是红色棒）所连接的二极管的管脚是二极管正极，另一为负极。
（×）18、晶体三极管的发射区和集电区是由同一类半导体（P型或N型）构成的，所以极e和c极可以互换使用。
（×）19、PNP三极管处于截止状态时，发射结正偏（×）20、晶体三极管具有能量放大功能。
（×）21、当集电极电流值大于集电极最大允许时，晶体三极管一定损坏。
电工电子复习试题及答案
电工电子复习试题及答案一填空题1、已知图中U 1＝2V ，U 2＝-8V ，则U AB ＝-10V 。
2、电路及已知如图所示，电路中的电流I= 1 A ，电压U= 20 V 。
3、直流电路如图所示，R 1所消耗的功率为2W ，则R 2的阻值应为2 Ω。
4、我国工业交流电采用的标准频率是50 Hz 。
5、在直流电路中，电感可以看作短路，电容可以看作断路。
6、某三相对称电源作Y 形联接后对外供电，若电源线电压为380伏，则相电压为220 伏。
7、已知电流A )20314sin(230 A,)30314sin(22021?-=?+=ti t i 。
则电流i1的相位超前电流i2的相位。
8、表征正弦交流电振荡幅度的量是它的最大值；表征正弦交流电随时间变化快慢程度的量是角频率；表征正弦交流电起始位置时的量称为它的初相。
9、在RLC 串联电路中，已知电流为5A ，电阻为30Ω，感抗为40Ω，容抗为80Ω，那么电路的阻抗为50Ω，该电路为容性电路。
电路中吸收的有功功率为750W ，吸收的无功功率为1000VAR 。
10、已知负载的电压与电流相量为200=U∠120°V ，20=I ∠30°A 。
则负载的复阻抗等于10 Ω，是电感性质的复阻抗。
11、三相异步电动机主要由定子和转子两大部分组成。
电机的铁心是由相互绝缘的硅钢片叠压制成。
电动机的定子绕组可以联接成三角形或星型两种方式。
12、异步电动机的旋转磁场方向与通入定子绕组中三相电流的相序有关。
异步电动机的转动方向与旋转磁场的方向相同。
旋转磁场的转速决定于旋转磁场的磁极对数和电源频率。
13、NPN 型三极管工作在放大区时，电位最高是集电极，电位最低的是发射极。
14、二极管最重要的特性是单向导电性。
15、时序逻辑电路主要包含计数器和寄存器两大类型，其原理电路由触发器和门电路构成。
16、放大电路应遵循的基本原则是：发射结正偏；集电结反偏。
一个NPN 三极管发射结和集电结都处于正偏，则此三极管处于饱和状态；其发射结和集电结都处于反偏时，此三极管处于截止状态17、如图所示的逻辑符号是或门电路。
同步时序电路名词解释
同步时序电路名词解释
同步时序电路是一种在电子系统中应用的数字电路，它是通过时钟信号来同步各个部分的操作。
时序电路对于在确定的时间点执行特定任务的应用非常重要，如处理器、存储器和其他数字系统。
以下是同步时序电路的一些基本概念和要素：
1.时钟信号：时钟是同步时序电路的基础。
时钟信号是一个周期性的方波信号，用于同步系统中的各个元件。
时钟信号定义了电路的工作时序，使得不同的操作在特定的时钟周期内完成。
2.触发器：触发器是同步时序电路的核心元件之一。
它们是一种存储器件，通过时钟信号触发，保存输入信号的状态。
D触发器和JK触发器是常见的类型，它们被广泛用于时序电路的设计。
3.寄存器：寄存器是一组触发器的集合，用于存储二进制数据。
寄存器在时钟信号的作用下，将输入数据加载到内部存储单元中。
4.计数器：计数器是一种特殊的时序电路，用于计数时钟脉冲的数量。
它在许多数字系统中被广泛用于生成序列号、实现状态机等应用。
5.状态机：状态机是一种由状态和状态之间的转移组成的时序电路。
它可以是有限状态机（FSM）或无限状态机，用于实现特定的序列逻辑和控制功能。
6.时序逻辑：时序逻辑是指电路的输出不仅取决于当前输入，还取决于过去的输入和系统的状态。
时序逻辑通过触发器和寄存器来实现。
同步时序电路的设计需要考虑时序关系、时钟周期、信号传播延迟等因素。
合理的时序设计可以确保电路的可靠性、稳定性和正确性。
这对于数字系统的性能和正确功能至关重要。
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。
1．JK触发器（1）JK触发器符号及功能JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。
JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。
反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。
状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1JK触发器的状态表JK触发器的特性方程为JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。
图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS7674LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。
功能表见表2，74LS76是下降沿触发的。
图2 74LS76引脚图表2 74LS76的功能表①当R D＝0，S D＝1时不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。
由于清零与CP脉冲无关，所以称为异步清零。
②当R D＝1，S D＝0时不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。
③当R D＝1，S D＝1时只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。
2．D触发器（1）D触发器符号及功能D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为D触发器的状态表见表3图3 D触发器的逻辑符图3 D触发器的逻辑符图3所示的D触发器是上升沿触发的，也有下降沿触发的D触发器。
时序电路的基本单元
时序电路的基本单元1. 引言时序电路是一种特殊的数字逻辑电路，用于处理和控制电子信号的时间顺序。
它由多个基本单元组成，每个基本单元的功能是将输入信号转换为输出信号，并且输出信号的状态与输入信号相关联。
本文将重点介绍时序电路的基本单元，包括触发器和计数器。
2. 触发器触发器是时序电路中最基本的单元之一，用于存储和延迟电子信号。
它有几种常见的类型，包括RS触发器、D触发器、JK触发器和T触发器。
2.1 RS触发器RS触发器是最简单的触发器之一，由两个交叉连接的非门（或异或门）和两个输入引脚（R和S）组成。
它可以存储一个位的状态，并且根据输入信号的状态进行状态转换。
当R和S输入信号同时为0时，RS触发器保持不变；当R=0、S=1时，RS触发器将输出1；当R=1、S=0时，RS触发器将输出0；当R和S同时为1时，RS触发器将进入禁止状态。
2.2 D触发器D触发器是广泛应用于数字系统中的最常用触发器之一。
它具有一个数据输入引脚（D）和一个时钟输入引脚（CLK），用于控制输入信号何时被存储。
D触发器工作原理如下：当时钟信号从低电平变为高电平时，将输入引脚（D）的值写入触发器，并将其存储为输出信号。
当时钟信号从高电平变为低电平时，触发器的输出信号保持不变。
2.3 JK触发器JK触发器是一种改进型的RS触发器，具有三个输入引脚（J、K和CLK）和两个输出引脚（Q和Q’）。
JK触发器的状态转换逻辑如下：•当J=0、K=0时，JK触发器保持不变；•当J=0、K=1时，JK触发器输出为0；•当J=1、K=0时，JK触发器输出为1；•当J=1、K=1时，JK触发器的输出将与前一个状态相反。
2.4 T触发器T触发器是一种特殊的JK触发器，具有一个输入引脚（T）和一个时钟输入引脚（CLK）。
T触发器的状态转换逻辑如下：•当T=0时，T触发器保持不变；•当T=1时，T触发器的输出将与前一个状态相反。
3. 计数器计数器是一种用于计算和存储电子信号总量的时序电路。
电工电子技术智慧树知到答案章节测试2023年
绪论单元测试1.电工电子技术包括（）两大模块。
A:传感器B:计算机C:电子技术基础D:电工基础答案:CD项目一测试1.一条导线的电阻值为4Ω，在温度不变的情况下把它均匀拉长为原来的4倍，其电阻值为（）。
A:64ΩB:20ΩC:4ΩD:16Ω答案:A2.万用表的指针停留在“Ω”刻度线上“12”的位置，被测量电阻的电阻值为（）。
A:12ΩB:1.2kΩC:12kΩD:不能确定答案:D3.电容器的特性是通交流，隔直流，通高频，阻低频。
（）A:对B:错答案:A4.电感线圈的品质因数Q越高，其选频能力越强。
（）A:错B:对答案:B5.用万用表测量电阻时，两手应紧捏电阻的两端。
（）A:错B:对答案:A项目二测试1.基尔霍夫电流定律的数学表达式为（）。
A:P=0B:C:不确定D:答案:B2.叠加定理只适用于线性电路的电压和电流的计算，而不能用于功率的叠加计算，因为功率和电流的平方成正比，不是线性关系。
（）A:对B:错答案:A3.一个具有b条支路，n个节点（b＞n）的复杂电路，用支路电流法求解时，需列出b}方程式来联立求解，其中n-1个为节点电流方程式，b-(n-1)个为回路电压方程式。
（）A:对B:错答案:A4.任何一个含源二端网络，都可以用一个电压源模型来等效替代。
（）A:错B:对答案:A5.用戴维南定理对线性二端网络进行等效替代时，对电路是等效的。
（）A:错B:对答案:A项目三测试1.随时间按正弦规律作周期性变化的电动势、电压和电流称为正弦交流电。
（）A:对B:错答案:A2.两个同频率的正弦交流电相位之差为180°，这两个正弦交流电的相位关系叫做（）。
A:同相B:相交C:不确定D:反相答案:D3.实验室中的功率表，用来测量电路中的（）。
A:有功功率B:无功功率C:视在功率D:瞬时功率答案:A4.正弦交流电的表示方法包括交流电的瞬时值表达式、正弦交流电波形图和相量法3种。
（）A:错B:对答案:B5.谐振电路发生谐振的条件是=。
触发器练习题
触发器练习题一、判断题1.由逻辑门组成的各种触发器属于电平异步时序逻辑电路（）2、rs、jk、d和t四种触发器中，唯有rs触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。
（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。
（）5.时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还取决于电路的最后状态。
（6）组合逻辑电路的输出只与当时的输入有关，与电路的最后状态无关，没有记忆功能。
（7）触发器是时序逻辑电路的基本单元。
（）8、时序逻辑电路由组合逻辑电路和存储电路构成。
（）9.触发器的反转条件由触发器输入和时钟脉冲决定。
（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。
（）11.译码器和比较器属于组合逻辑电路。
12、数字电路可分为组合逻辑电路和时序逻辑电路。
13.全加器是一种逻辑电路，它将两个1位二进制数相加，并考虑低进位。
14.实现相同逻辑功能的逻辑电路可以不同。
15.解码是编码的逆过程。
16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20.七段显示解码器有两个连接：公共阳极和公共阴极显示21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22.高级有效显示解码器可驱动公共阴极连接数码管23，低级有效显示解码器可驱动公共阳极连接数码管24，高级有效显示解码器可驱动公共阳极连接数码管25，低电平有效显示解码器可以驱动公共阴极连接的数码管26。
由同一CP控制的每个触发器的计数器称为异步计数器（）27。
每个触发器具有不同信号源的计数器称为同步计数器（）28。
一个触发器可以存储两个二进制数（）29和D。
触发器只有时钟脉冲上升沿的有效变化。
数字单选题2
0000010336、在下面四图中，能实现给定逻辑功能的是（）。
（a）（b）（c）（d）答案：c 中0000010337、在下面四图中，能实现给定逻辑功能的是（）。
（a）（b）（c）（d）答案：b 中0000010338、在下面四图中，能实现给定逻辑功能的是（）。
（a）（b）（c）（d）答案：a 中0000010339、在下面四图中，能实现给定逻辑功能的是（）。
（a）（b）（c）（d）答案：d 难0000010340、右图实现的逻辑功能为（）。
（a）与门（b）与非门（c）或非门（d）异或门答案：d 难0000010342、下列器件不属于TTL集成电路的是（）（a）74LS373 （b）74LS00（c）74LS02 （d）CD4511答案：d 难0000010343、的最小项表达式为（）。
（a）（b）（c）（d）答案：c 中0000010344、如右图的表达式为（）。
（a）（b）（c）（d）答案：b 难0000010345、已知波形如右图，L与A、B、C、的关系为（）。
（a）（b）（c）（d）答案：d 难0000010346、右图所示电路能完成什么功能（）。
（a）半加（b）全加（c）计数（d）译码答案：a 中0000020347、。
（a）（b）（c）（d）答案：c 易0000020348、。
（a）（b）0（c）1 （d）答案：b 中0000020349、（a）（b）（c）（d）答案：d 中0000020350、（a）（b）（c）（d）答案：b 中0000020351、（a）B （b）AB（c）C+BD （d）BC答案：a 中0000020352、（a）（b）（c）（d）答案：a 难0000020353、（a）（b）（c）（d）答案：b 难0000020354、（a）（b）（c）1 （d）0答案：b 中0000020355、（a ）（b ） （c ） （d ）答案：a 中0000020356、（a ） （b ）（c ） （d ）答案：b 中0000040357、下列哪类触发器有一次翻转问题（ ）。
触发器练习题
一、判断题1、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路（）2、RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。
（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。
（）5、时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还与电路的上一个状态有关。
（）6、组合逻辑电路的输出只与当时的输入有关，与电路的上一个状态无关，没有记忆功能。
（）7、触发器是时序逻辑电路的基本单元。
（）8、时序逻辑电路由组合逻辑电路和存储电路构成。
（）9、触发器的反转条件是由触发输入与时钟脉冲共同决定的。
（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。
（）11、译码器、比较器属于组合逻辑电路。
12、数字电路可分为组合逻辑电路和时序逻辑电路。
13、全加器是实现两个1位二进制数相加并考虑低位进位的逻辑电路。
14、实现同一逻辑功能的逻辑电路可以不同15、译码是编码的逆过程。
16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20、七段显示译码器有共阳极和共阴极显示器两种接法.21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22、高电平有效的显示译码器可驱动共阴极接法的数码管23、低电平有效的显示译码器可驱动共阳极接法的数码管24、高电平有效的显示译码器可驱动共阳极接法的数码管25、低电平有效的显示译码器可驱动共阴极接法的数码管26、同一CP控制各触发器的计数器称为异步计数器（）27、各触发器的信号来源不同的计数器称为同步计数器（）28、1个触发器可以存放2个二进制数（）29、D触发器只有时钟脉冲上升沿有效的品种。
《数字电子技术》电子教案(1) 课题3触发器与脉冲波形电路
由存储数据原理不同还可分为静态触发器和动态触发器。静态触 发器依靠电路状态锁存数据;动态触发器由MOS管栅极上电容存储电 荷存放数据，这里主要介绍静态触发器。
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实训3. 1四路抢答器的设计
3.1.2基本RS触发器
②有约束条件
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ቤተ መጻሕፍቲ ባይዱ
实训3. 1四路抢答器的设计
3.1.3时钟触发器
数字电路中要实现各部分协同工作，需要有统一的时钟脉冲来控 制动作，简称为时钟CP ( Clock Pulse )，凡是有时钟信号控制的触发 器均称为时钟触发器。时钟触发器又可分为同步触发器、主从触发器、 边沿触发器 3.1.3.1同步触发器
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实训3. 1四路抢答器的设计
2.同步JK触发器 1)符号及动作特点 同步JK触发器的动作特点与同步RS触发器动作特点相似，只是 没有输入约束条件，符号如图3一9所示 2)逻辑功能 同步JK触发器具有置0、置1、保持、和翻转的逻辑功能，特性 表见表3一3特性方程如下
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实训3. 1四路抢答器的设计
3.同步D触发器 1)符号及动作特点
同步D触发器(也称D锁存器)的动作特点也是与同步RS触发器动 作特点相似，D端是数据输入端，符号如图3一10所示。 2)逻辑功能
同步D触发器在CP = 1时，输出端的状态随输入状态的改变而改 变，CP = 0时输出端的状态不变，特性表见表3一4特性方程如下
课题3触发器与脉冲波形电路
实训3. 1四路抢答器的设计 实训3. 2家用防盗报警器的设计
实训3. 1四路抢答器的设计
时序逻辑电路实验报告
一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。
二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。
其基本结构包括触发器、计数器等。
触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。
计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。
三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。
（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。
（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。
2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。
（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。
（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。
四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。
在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。
2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。
在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。
五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。
触发器与时序逻辑电路
哈尔滨工业大学电工学教研室第22章触发器与时序逻辑电路目录22.1双稳态触发器22.2寄存器22.3计数器22.4单稳态触发器22.5多谐振荡器概述触发器是时序逻辑电路的基本单元组合逻辑电路的输出状态完全由当时的输入变量的组合状态决定，与电路的原状态无关。
时序逻辑电路的输出状态不仅决定于当时的输入状态，而且与电路原来的状态有关，具有记忆功能。
22.1 双稳态触发器稳态触发器、无稳态触发器（多谐振荡器）。
双稳态触发器中又包含RS触发器、JK触发器、D触发器和T触发器等。
1 R S 触发器1.基本RS 触发器&G1&G2由两个与非门交叉连接而成Q QD R DSD S D R 0 11 01 10 01不变不定Q &G1&G2Q QD R DSD D 1Q 0Q ==10101011输出变为：0Q 1Q ==&G1&G2Q Q D R D SD D 00110101输出保持：0Q 1Q ==&G1&G2Q Q D R D S=D,1=R时，触发器原状态若为“0”，D S则新状态为“1”。
若原状态为“1”，则新状态仍为“1”。
即无论原状态如何，基本RS触发器都输出“1”，所谓“置位”状态。
0,1==D D R S 时考虑到电路的对称性，触发器的输出状态应为“0”，即所谓“复位”状态。
D R D S 直接复位端（RESET ）直接置位端（SET ）低电平有效D D 1011101输出保持原状态：0Q 1Q ==0Q 1Q ==&G1&G2Q QDR DSD D 1Q 0Q ==01110110输出保持原状态：1Q 0Q ==&G1&G2Q QDR DS结论时，触发器原状态若为“0”，则新状态为“0”。
若原状态为“1”，则新状态仍为“1”。
即无论原状态如何，基本RS 触发器输出都保持原状态不变。
1,1==D D S R输入R D =0, S D =0时011输出全是1与逻辑功能相矛盾且当同时变为1时，速度快的门输出先变为0，另一个不变。
数字电子技术 判断题
二、判断题（将判断结果填入括号中。
正确的填“√”，错误的填“×”。
每题2.0分）（）1、数字电路又称为开关电路、逻辑电路。
答案：正确（）2、二极管、三极管、场效应管是常用的开关元件。
答案：正确（）3、最基本的逻辑关系是：与、或、非。
答案：正确（）4、高电平用0表示，低电平用1表示，称为正逻辑。
答案：错误（）5、TTL型门电路比CMS型门电路开关速度快。
答案：正确（）6、逻辑表达式是逻辑函数常用的表示方法。
答案：正确（）7、用真值表表示逻辑函数，缺乏直观性。
答案：错误（）8、逻辑图是最接近实际的电路图。
答案：正确（）9、由真值表得到的逻辑函数一般都要经过化简。
答案：正确（）10、组合电路的特点是：任意时刻的输出与电路的原状态有关。
答案：错误（）11、1+A＝1答案：正确（）12、AB+A＝A答案：正确（）13、将实际问题转换成逻辑问题第一步是要先写出逻辑函数表达式。
答案：错误（）14、全加器是一个只能实现本位两个进制数相加的逻辑电路。
答案：错误（）15、字符显示器一般由八段发光二极管构成。
答案：错误（）16、组合逻辑电路有若干个输入端，只有一个输出端。
答案：错误（）17、组合逻辑电路任意时刻的稳定输出只由该时刻的输入信号取值组合决定，而与原电路状态无关。
答案：正确（）18、JK触发器是一种全功能的触发器。
答案：正确（）19、D触发器有两个输入端，两个输出端。
答案：错误（）20、时序逻辑电路的输出与电路的原状态无关。
答案：错误（）21、触发器是构成时序逻辑电路的基本单元。
答案：正确（ ）22、组合逻辑电路中一般应有JK 触发器。
答案：错误（ ）23、二进制编码器是将输入信号编成十进制数字的逻辑电路。
答案：错误（ ）24、组合逻辑电路一般由各种门电路组成。
答案：正确（ ）25、时序逻辑电路分析的关键是求出状态方程和状态转换真值表，才可画出时序图。
答案：正确（ ）26、同步计数器中，各触发器受不同时钟脉冲控制。
构成时序逻辑电路的基本单元
构成时序逻辑电路的基本单元
时序逻辑电路的基本单元有以下几种：
1. RS触发器：由两个反馈连接的逻辑门组成，可以实现存储和记忆功能。
它有两个输入端口：Set和Reset，以及两个输出端口：Q和Q’。
2. D触发器：由一个反馈连接的逻辑门和一个数据输入端口组成。
它有一个输入端口D，用来输入数据，一个时钟输入端口CLK，用来控制数据的存储和传输。
3. JK触发器：由两个输入端口J和K、一个时钟输入端口CLK和一个输出端口Q组成。
与RS触发器相比，JK触发器具有更多的操作模式，具有较好的灵活性。
4. T触发器：由一个输入端口T、一个时钟输入端口CLK和一个输出端口Q组成。
与JK触发器相比，T触发器的操作模式更简单，因为它只有一个输入端口。
5. 计数器：用于计数操作的电路，可以实现各种计数功能，如二进制计数、十进制计数等。
常见的计数器有二进制加法计数器和BCD计数器。
这些基本单元可以按照需要进行组合、串联和并联，构成复杂的时序逻辑电路。
电路基础原理数字电路中的组合逻辑与时序逻辑
电路基础原理数字电路中的组合逻辑与时序逻辑数字电路作为电子电路中的重要分支，涉及到了很多基础原理和概念，其中包括组合逻辑和时序逻辑。
这两者在数字电路的设计和实现中起着重要的作用。
在本文中，我们将探索数字电路中的组合逻辑和时序逻辑的基本原理和应用。
一、组合逻辑组合逻辑是指数字电路的输出只依赖于输入的当前状态，而不依赖于输入的之前的历史状态。
组合逻辑电路一般由逻辑门构成，包括与门、或门、非门等。
逻辑门可以根据输入的逻辑状态产生相应的输出。
组合逻辑的设计和实现中，最常见的是使用布尔代数进行逻辑分析和运算。
布尔代数使用逻辑运算符号来表示逻辑关系，如与（AND）、或（OR）、非（NOT）等。
通过对输入信号进行布尔运算，可以得到输出信号的逻辑关系。
组合逻辑电路的设计离不开真值表和卡诺图的运用。
这些工具可以帮助我们实现更高效的电路设计和优化。
组合逻辑的应用非常广泛，比如在计算机的内部电路和逻辑运算中，组合逻辑起到了至关重要的作用。
另外，在数字电子系统中，还有很多设备和模块都是通过组合逻辑来实现控制和数据处理的功能。
二、时序逻辑时序逻辑是指数字电路的输出不仅仅依赖于输入的当前状态，还可能受到输入的历史状态的影响。
时序逻辑电路一般由触发器、计数器、状态机等构成。
触发器是时序逻辑电路的基本单元，可以用来存储和传递信号。
时序逻辑电路的设计和实现中，需要考虑时序关系和时钟信号的影响。
时钟信号被认为是时序逻辑电路中最关键的信号，它用来同步和控制时序逻辑电路的运行。
通过时序逻辑的设计，可以实现更复杂的逻辑功能，如数据存储、状态切换和时序控制等。
时序逻辑的应用广泛存在于数字系统中，比如在计算机的控制和时序同步等方面。
此外，时序逻辑还被广泛应用于通信领域、嵌入式系统和数字信号处理中。
三、组合逻辑和时序逻辑的联系与区别组合逻辑和时序逻辑都是数字电路中重要的概念和技术，它们相互依存，共同构成了数字电路的基础。
组合逻辑是由逻辑门构成的，输出只依赖于当前输入的状态；而时序逻辑则以触发器为基础，能够存储和传递信号，输出受到原始输入和历史输入的共同影响。
理工数字逻辑120道填空题参考答案
理⼯数字逻辑120道填空题参考答案120余道填空题参考答案（*号的不作要求）⼀、数制和码制1.⼗进制数254.75的⼆进制编码11111110.11 ，⼗六进制编码FE.C 。
2. 将（459）10编成（0100 0101 1001）8421BCD, ( 011110001100 )余3码8421BCD 4位⼀⼀对应余3码就是8421+ 33.下列数中，哪个数最⼤ D （A、B、C、D）。
A、⼆进制111B、⼋进制110C、⼗进制101D、⼗六进制1004.下列哪个数是合法的8进制数 B （A、B、C、D）。
A、128B、120C、912D、1A25、已知[N]补=10100101，则其[N]原= 11011011 。
5-1、余3码10001000对应的2421码为 C 。
A．01010101 B.10000101 C.10111011 D.11101011前4就是2421码+3=余3 后5~9就是余3+3=24215-2、在计算机中进⾏加减运算时常采⽤ D 。
A ASCIIB 原码C 反码D 补码5-3、⼆进制⼩数-0.0110的补码表⽰为 1.1010 。
1代表负5-4、0的原码有 2 形式，反码有 2 形式，补码有 1 形式。
⼆、门电路6、CMOS电路不⽤的输⼊端不能（能、不能）悬空。
7、CMOS“与⾮”门⽤的多余输⼊端的处理⽅法有： A 。
A、接逻辑“1”B、接逻辑“0”C、悬空8、CMOS门电路的功耗⽐TTL门电路的功耗⼩(⼤、⼩)。
9、TTL门电路的速度⽐CMOS门电路速度⾼（⾼、低）。
10、与普通门电路不同，OC门在⼯作时需要外接上拉电阻和电源。
11、OC 门的输出端相连可以实现线与。
*12、有两个TTL与⾮门，它们的关门电平分别为V offA=1.1V,V OFFB=0.9V；开门电平分别为V onA=1.3V,V onB=1.7V。
它们输出的⾼低电平均相同， A （A、B）门的抗⼲扰能⼒强。
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第八章 触发器与时序逻辑电路
触发器是可以记忆1位二值信号的逻辑电路部件。根据逻辑 功能的不同，触发器可以分为RS触发器、JK触发器、D触发器 、T和T´触发器。 双稳态触发器具有以下2个基本特点： 具有两个能自行保持的互补稳定状态。 根据不同的输入信号，可以使输出变成新的1或0稳定状态。
功能真值表
R
S
Qn
Q n+1
0 0 0 0 1 1 1
1
0 0 1 1 0 0 1
1
0 1 0 1 0 1 0
1
0 保持 1 保持 1 “置1” 1 “置1” 0 “置0” 0 “置0” 禁止态
禁止态
第八章 触发器与时序逻辑电路
时序波形图 CP=1期间 引导门打开 CP=0期间 引导门关闭
CP R
第八章 触发器与时序逻辑电路
8.1 集成双稳态触发器
8.1.1 双稳态触发器的基本特征
时序逻辑电路与组合逻辑电路并驾齐驱，是数字电路两大重要分 支之一。时序逻辑电路的显著特点是：电路任何一个时刻的输出状态 不仅取决于当时的输入信号，还与电路原来的状态有关。因此，时序 电路必须含有具有记忆功能的存储器件。
Q
& 门2
字母上面 触发器的两个稳定状态： 横杠表示 输出端 Q=1时，触发器为1态； 低电平有效
输出端Q=0时，触发器处0态。 S
R
第八章 触发器与时序逻辑电路
特征方程
Q n+1 = S + R • Q n S + R= 1 (约束条件)
由于基本RS触发器不允许输入同时为低电平，所以加一约束条件。
主触发器
从触发器
1
CP
第八章 触发器与时序逻辑电路
Q Q
特征方程
Q
n 1
J Q KQ
此符号表示 边沿触发
n
n
S 1J C1 1K R
JK触发器 逻辑图符号
状态图 00 01
JK
0
SD J CP K RD
11，10
1
01，11
00 10
加圈表示 下降沿触发
触发器的“0”态
触发器的“1”态
S
Q Q 置1 保持 置1 置0 置1 禁止 不定 置1
反映触发器输入信号取值和状态之间对应关系的线段图形称为时 序波形图。
第八章 触发器与时序逻辑电路
2. 钟控RS触发器 具有时钟脉冲控制端的RS触发器称为钟控RS触发器，也称同步 RS触发器。钟控RS触发器的状态变化不仅取决于输入信号的变化，还 受时钟脉冲CP的控制。
第八章 触发器与时序逻辑电路
3. JK触发器 边沿触发的主从型JK触发器是 目前功能最完善、使用较灵活和通用 性较强的一种触发器。 图示为主从型JK触发器逻辑电 路结构图。其中门1~门4构成主触发 器，输入通过一个非门和CP控制端 相连。 门5~门8构成从触发器，从触 发器直接与CP控制端相连。 主触发器Q端与门7的一个输入 相连，Q端和门8的一个输入端相连 ，构成两条反馈线。 Q & 门1 RD & 门3 Q1 & 门5 RD & 门7 K Q & 门2 & 门4 Q1 & 门6 & 门8 J SD SD
Q
直接置“0”端
RD 置“0”输入端 高电平有效
Q
门1和门2构成基 本的RS触发器 直接置“1”端 SD 门3和门4构成RS 引导触发器 置“1”输入端 高电平有效
门1p;
门2 门4
S
&
&
CP端子称为时钟脉冲控制端。CP=0时无论RS 何态，触发器均保持原 态；CP=1时触发器输出状态由R和S状态决定。
状态图
R S 1
0
R 1 S 0
1
S R 1
触发器的“1”态
触发器的“0”态
R 0 S 1
状态图可直观反映出触发器状态转换条件与状态转换结果之间的 关系，是时序逻辑电路分析中的重要工具之一。
第八章 触发器与时序逻辑电路
功能真值表
R
0 0 0 0 1
S
0 0 1 1 0
S、R两输入端 无小圆圈说明 高电平有效
SD
Q
Q
小圆圈表示 低电平有效
S C1 R
S CP R
RD
采用电位触发方式的钟控RS触发器存在“空翻”问题。为确保数 字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即 不允许空翻现象的出现。为此，人们研制出了边沿触发方式的主从型 JK触发器和维持阻塞型的D触发器等等。这些触发器由于只在时钟脉 冲边沿到来时发生翻转，从而有效地抑制了空翻现象。
保持
S
设Qn=0
状态 不变
置1
状态 不变
置0
Q
置1 置1
置0 在时钟脉冲CP=1期间，输出随输入发生了多次翻转，此现象称为空 翻。空翻易造成触发器可靠性降低，甚至无法判定触发器的工作状态。
置0
状态 不变
第八章 触发器与时序逻辑电路
由于钟控的RS触发器只在时钟脉冲CP=1期间被触发，因之属于 电位触发方式。钟控RS触发器的电路图符号如下图所示：
第八章 触发器与时序逻辑电路
8.1.1 双稳态触发器的基本特征 1. 基本RS触发器
基本RS触发器是任何结构复杂的触发器必须包含的一个最基础的 组成单元，它可以由两个与非门或两个或非门交叉连接构成。例如由 两个与非门构成的RS触发器： 正常情况下，两个输出端 子应保持互非状态。
Q & 门1
一对互非的 输入端子
第八章 触发器与时序逻辑电路
JK触发器功能真值表 CP ↓ ↓ ↓ ↓ ↓ ↓ J 0 0 0 0 1 1 K 0 0 1 1 0 0 Qn 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 功能 保持 保持 置“0” 置“0” 置“1” 置“1”
↓
↓
1
1
1
1
0
1
1
第八章 触发器与时序逻辑电路
特征方程
Q n+1 = S + R • Q n
S· R=0
(约束条件) 钟控RS触发器的两个输入端不允许同时为高电平，所以也要加上 一个约束条件。 状态图
R S 0
触发器的“0”态
0
R 0 S 1
1
S R0
触发器的“1”态
R 1 S 0
第八章 触发器与时序逻辑电路
Qn
0 1 0 1 0
Q n+1
禁止态 禁止态 0 “置0” 0 “置0” 1 “置1”
1
1 1
0
1 1
1
0 1
1 “置1”
0 保持 1 保持
功能真值表以表格的形式反映了触发器从现态Qn向次态Qn+1转移 的规律。这种方法很适合在时序逻辑电路的分析中使用。
第八章 触发器与时序逻辑电路
时序波形图
R