基于VHDL的全数字分数分频器设计
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参 考文 献 １林海波．基于ＣＰＬＤ／ＦＰＧＡ的半整数分频器设计．国外电子元器
（下转第１６１６页）
万方数据
！！！！
科 学 技 术 与工 程
————————————————————————————————————————————————————————————————————————一
６：卷竺
Ｒｅｓｅａｒｃｈ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｉｎｔｅｒｎｅｔ Ｎｅｗ Ｃａｌｌ Ｃｅｎｔｅｒ Ｂａｓｅｄ ＳＩＰ Ｍｅｃｈａｎｉｓｍ
若前向通道采用模Ⅳ计数器实现．则输出波形 高电平占０．５或者１个输入波形周期宽度，具体是０．５ 还是１．同样由输出波形周期是否为输入波形周期 的整数倍决定。若为整数倍，则占１个输入波形周期 宽度．否则占０．５个。
图４是前向通道采用了２个Ｄ触发器级联实现４ 分频的仿真结果，输出波形ｅｌｋ—ｏｕｔ占空比为３：４或者 ４：４．分别对应于输出周期为输入周期的３．５倍与４倍 的情况。
根据上面的分析．可以将异或门看作是频率加 法器．于是可以得到半整数分频器如下的数学模型 框图（图３）。
１６１０
科 学 技 术与 工 程
６卷
图３半整数分频器的数学模型
ｌ
由此可得系统的传递函数为：＆：——Ｌ：～｝，
二ｌ一上×上Ⅳ－丢’
Ⅳ２
‘
如果将图３中１／２换为１／Ｍ．即将２分频器换为Ｍ分频
器．则可以得到系统传递函数：也＝—三一，这样就 ／ｍ Ｎ一土
Ｍ
可以实现（Ⅳ一亩）型分频器，其中Ⅳ，Ｍ均为正整数。
１．２分频器的实现与讨论 由于电路结构非常清晰．很容易用ＶＨＤＬ语言
实现。因为Ｚ的增加发生勘的上升或者下降沿时 刻，所蝴的波形必然会影响到输峨。的波形。对于
某些分频数．比如Ⅳ或者Ｍ为２的幂次方的时候．分频 器既可以用模Ⅳ计数器来实现．又可以用Ｄ触发器串 联来实现。 ｉ．２．１前向通道
图４ ３．７５分频器仿真波形 （前向通道和反馈通道均采用Ｄ触发级联实现４分频）
图５ ３．７５分频器仿真波形 ｆ前向通道和反馈通道均采用模４计数器实现４分频）
以上讨论只是在理想情况下进行的，实际实现 的时候还要考虑到两种整数分频方法的时延等实 际电路的参数。
２任意分数分频器设计
２．１基本原理 文献『１］中介绍了这种分数分频器的基本原理，即
ａｐｐｌｉｅｄ
ｔｏ
ｉｎｔｅｒｎｅｔ
ｃａｌｌ
ｃｅｎｔｅｒ．Ａｔ
ｌａｓｔ
ｔｈｅ
７
ｉｍｐｌｅｍｅｎｔ ｓ
ｍｅｔｈｏｄ
ｏｆ ｉｎｔｅｒｎｅｔ
ｃａｌｌ
ｃｅｎｔｅｒ
ｉｓ
ｒｅｓｅａｒｃｈｅｄ．ａｎｄ
ｏｎ
ｔｈｅ
ｂａｓｉｓ ｏｆ ｔｈｉｓ，ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ ｓｏｆｔｗａｒｅ ｉｓ ｄｅｓｉｇｎｅｄ．
定。本文中Ｅ．为４位大小，即分频值Ｅ范围为２～１５，可 以很容易扩展到更大的分频范围．通过使用类属 （ｇｅｎｅｒｉｃ）可以使代码更通用。 ２．２．２可预置的波形发生器
波形发生器中ｍ。和聪，的大小分别决定输出波形 的每个周期中低电平与高电平所持续的输入时钟 周期的个数，比如ｍ，＝１，ｈｉ＝４表示输出波形每个周期 中低电平持续１个输入时钟周期．高电平持续４个输 入时钟周期。
ＷＡＮＧ Ｘｉａｎｇｙｕ，ＬＩＵ Ｋｅ＋，Ｙｅ Ｈｕｉ
（Ｈｕｎａｎ Ｓｃｉｅｎｃｅ—Ｔｅｃｈｎａｏｌｏｇｙ Ｐｒｏｆｅｒｓｓｉｏｎ Ｓｃｈｏｏｌ，Ｃｈａｎｇｓｈａ ４１０１ １８）
［Ａｂｓｔｒａｃｔ］Ｔｈｅ ｓｉｔｕａｔｉ。ｎ。ｆ ＳＩＰ ａｎｄ ｃａｌｌ ｃｅｎｔｅｒ ａｒｅ ｉｎｔｒｏｄｕｃｅｄ，ｂｅｃａｕｓｅ ｔｈｅ ｕｓｅｒｓ ｐａｙ ａｔｔｅｎｔｉ。ｎ ｔｏ“ｓｅｒｖｉｎｇ”
ｍ＝ｂ一（Ⅱｒｏｏｄ ｂ），
Ｆ。，，＝Ｉ…ａ／５］＋１，
疋＝［胡］，
（、 ３７ ）
／ｚ＝ａ ｒｏｏｄ ｂ
其中ｆ．］表示取整，ｏ ｍｏｄ ６表示求。除以ｂ的余数。 如要设计一个５．１分频的分频器。则昭５１，６＝１０，所
以由式（３）可得ｍ＝９，Ｅ－－－６，Ｆ。＝５，ｎ＝ｌ。 ２．２任意分数分频器的实现
分频器的实现主要由两个模块实现．一个模块 是可预置数的可控双模分频器．另一个模块是可预
ｍｏｒｅ ａｎｄ ｍｏｔｅ，ｔｈｒｏｕｇｈ ａｎａｌｙｓｉｓ ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ ｉｓ ｒｅｇａｒｄｅｄ ａｓ ｔｈｅ ｔｒｅｎｄ ｏｆ ｄｅｖｅｌｏｐｍｅｎｔ．Ｔｈｅ ａｄｖａｎｔａｇｅ ｉｓ ａｎａｌｙｚｅｄ ｗｈｉｃｈ ｃｏｍｂｉｎｅ ＳＩＰ ｐｒｏｔｏｃｏｌ ｗｉｔｈ Ｊａｖａ Ｓｅｒｖｌｅｔ．Ａｎｄ ＳＩＰ Ｓｅｒｖｌｅｔ ｍｏｄｅｌ ｉｓ ｓｔｒｕｃｔｕｒｅｄ．ｔｈｉｓ ｍｏｄｅｌ ｉｓ
［Ａｂｓｔｒａｃｔ］Ｔｗｏ ｍｅｔｈｏｄｓ ｏｆ ｄｅｓｉｇｎｉｎｇ ｔｏｔａｌ ｄｉｇｉｔｉｚｅｄ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ ａｒｅ ｉｎｔｒｏｄｕｃｅｄ ａｎｄ ｔｈｅｉｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ
置的波形发生器．其原理框图如图６所示。
图６通用有理小数分频器原理
图中有３个可设参数Ｆ。ｎ。和ｍ。，分别对应于２．１ 节中的参数Ｅ，凡和ｍ。可预置数的可控双模分频器 以及可预置的波形发生器的ＶＨＤＬ代码。 ２．２．１ 可预置数的可控双模分频器
ｎ，信号选择对输入波形是采用Ｒ一１分频还是疋 分频，当ｎ，＝７０ ７时，选择Ｅ一１分频；当ｎ，＝～１时，选择Ｅ 分频。分频值Ｅ大小为疋．的二进制译码值，由外部设
为凡和ｍ．则可以得到等式
＿一——一———— ｎ ｎＦ。＋ｍＦｍ ｎＲ＋，ｎ似＿一１）
／１、
Ｌ， １
Ｄ
ｎ＋ｍ
凡＋ｍ
通过变换很容易得到如下式子
Ｆ一—ａ＋—ｍ。
’
‰一６
Ｆｍ＝Ｆｎ－１，
（２）
ｎ＝ｂ—ｍ．．
０＜ｎ，ｍ＜ｂ
由于只是一个整数，所以由（２）式中第１式、第４式能 而且一定能唯一确定一个ｍ＝ｂ一（Ⅱｍｏｄ ｂ），从而得到 如下解。
第６卷第１２期２００６年６月
１６７１—１８１５ ｆ２００６１１２—１６０９—０４
通信技术
科学技术与工程
Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｖ０１．６ Ｎｏ．１２ Ｊｕｎ．２００６ ⑥ ２００６ Ｓｃｉ．Ｔｅｃｈ．Ｅｎｇｎｇ．
基于ＶＨＤＬ的全数字分数分频器设计
尹辉炳 张涛
前向通道中分频器实现方式主要影响输出波 形的占空比．若前向通道采用Ｄ触发器．则输出波形 趋于对称，通常输出波形占空比为Ｎ：Ｎ或者Ⅳ：ｆⅣ＋１１， 具体情况由输出波形的周期相对于输入波形周期 的倍数是否为整数决定。若输出波形的周期为 输入周期的整数倍．则输出波形占空比为Ｎ：Ｎ， 否则为Ⅳ：（Ｎ＋Ｉ）。
这里仍然以设计３．７５分频的分频器为例．由公 式（３）很容易得到参数Ｅ．＝４，ｍ＝１，ｎ＝３，设定以上参 数后仿真．得到仿真波形如图７所示。当／Ｚｌ为低电平 时进行３分频，而ｎ，为高电平时进行４分频，输出波形 中每５个高电平为一个大周期．共持续１５个输入时 钟周期．因此每个输出波形持续时问平均为输入波 形的３．７５倍。
１ （Ⅳ＿１肋）型分频器设计
１．１基本原理 文献『１，２］中给出了一种半整数分频器，其电
路组成如图１所示，由一个异或门，一个模Ⅳ计数器， 以及一个２分频器组成。
图１ 半整数分频器电路组成
２００６年１月１６日收到 第一作者简介：尹辉炳（１９８０一），男，江苏丹阳人，中国科学院上海技 术物理研究所硕十研究生，研究方向：红外信号与信息处理。
图７ ３．７５分频器仿真波形
３结束语
文中介绍了设计分数分频器的两种方法、使用 ＶＨＤＬ语言实现了这两种分频器，并进行了仿真。第
一种方法能够设计的分频值必须满足Ⅳ一１脚的形
式．具有一定的局限性。如果前向通道中的整数分 频器能够采用Ｄ触发器实现（当Ｎ为２的整数次幂 时），那么输出波形高低电平的持续时间会趋向平 均：如果反馈回路中的分频器能够采用Ｄ触发器来 实现（当Ｍ为２的整数次幂时），那么输出波形分布相 对均匀：第二种方法能够实现任意的分数分频，具 有更强的适应性．但是与第一种方法相比．在某些 分频值下输出信号的抖动要大。
（中国科学院上海技术物理研究所．上海２０００８源自文库）
摘要介绍了，全数字化的分数分频器的两种设计方法．分析了它们的特点．然后采用ＶＨＤＬ硬件描述语言设计了全数字化的 分数分频器，并且给出了设计任意分数分频器的方法。 关键词ＶＨＤＬ ＦＰＧＡ／ＣＰＩ．Ｄ分数分频器 中图法分类号ＴＮ７４２．１： 艾献标识码Ａ
图２是前向通道采用模４计数器实现４分频的仿 真结果．输出波形ｅｌｋ ｏｕｔ的高电平所占宽度为０．５或 者１个输入周期．分别对应于输出周期为输入周期 的３．５倍与４倍的情况。
万方数据
１．２．２反馈通道 反馈通道中分频器的实现方式影响两种占空
比波形的分布位置：由于Ｄ触发器的输出波形是对 称的，即波形的占空比为１：１．这样￡改变的时刻就分 布比较均匀．因而两种占空比波形的分布也就比较 均匀．而用模Ⅳ计数器实现则两种占空比的波形分 布相对集中，以Ｎ＝ｄ．Ｍ＝ｄ实现３．７５分频为例，图２和 图４中反馈通道均采用两个Ｄ触发器级联实现．因而 两种占空比的波形相间而排．图４中输出波形ｃｌｋ ｏｕｔ 是占空比分别为３：４与４：４的波形依次相间排列．图２ 中输出波形ｃｌｋ ｏｕｔ是占空比分别为０．５：３与１：３的波 形相问排列。图５中反馈通道采用了模４计数器进行 ４分频，因而７：变化分布不再均匀。所以输出波形ｃｌｋ ｏｕｔ 中两种占空比的波形不再相问而排。
在数字电路设计中．经常需要用到分频电路。 一般的整数分频器可以很容易地通过Ｄ触发器或者 模Ⅳ计数器来实现。但是．有时候电路中需要用到各 种不同的频率．而时钟源通常只有有限的一两个． 这时候就会碰到需要分数分频的情况。文献『１，２］ 中给出了一种实现半整数分频器的方法．这里通过 对该电路进行建模和分析，对其进行扩展．得到更 为一般的形式，使其能实现（Ｎ一１／Ｍ）分频。另外，根 据文献ｆＩ １中分数分频的基本原理，设计了一种通 用分数分频器．并且给出了确定分数分频器参数的 方法。最后对这两种分数分频器进行了比较说明。
［Ｋｅｙ ｗｏｒｄｓ］ＳＩＰ
ＳＩＰ ｓｅｒｖｌｅｔｓ
ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ
Ｗｅｂ ｐｈｏｎｅ
Ｊｏ、，ｏｊｏｄＬⅨ—Ⅺ—Ｋ—矩—Ｋ—Ｋ—∞—Ⅺ—Ⅺ—Ⅺ—‰∞—Ⅺ—ｎ。。ＪｍＪｏｊｏｏｏｊｂｊｏｊｍＪｍ∞ｊｃＩⅨ—Ｋ—ｎ。ＬｏＬｊＬｏ。ＪｏＪｂ∞。ｏｏＬ∞
（上接第１６１ １页）
件，２００４；（９）：６８—７０ ２高培军．基于ＦＰＧＡ的多种形式分频的设计与实现．今日电子
万方数据
其慨。＝志≯。＾＝寿。
网２ ３．５分频器仿真波ｊ髟
采用ＶＨＤＬ语言设计上述电路（令Ｎ＝４）．并进行 仿真得到波形如图２所示．图中ｃｌｋ ｉｎ为输入波形．比
锨五和ｃｌｋ—ｉｎ可以得出：勘的每个周期中ｆ．ｋｇｃｌｋ．ｉｎ少
一个正脉冲。但是．观察模Ⅳ计数器输出ｔｅｍｐ．就可 以发现，实际上在矗的每个周期中￡是ＥＬｅｌｋｉｎ多了一个 正脉冲ｊ分析如下：没此时刻为图中五的第一个高电 平下降沿前一刻，＾＝１，然后ｃｌｋ ｉｎ由１变为０，导致异 或门的输出￡变为１，￡的上升沿使模Ⅳ（模４）计数器 计数．计数器结果加１。由于计数器计到了最大值， 故ｃｌｋ ｏｕｔ输出高电平１．ｅｌｋ ｏｕｔ的上升沿又促使２分频 器工作，使磊由１变为０，然后兀反馈回异或门得输人 端，与ｃｋｌ ｉｎ通过异或门使７：变为０．反馈使得‘由０变 为１．以后经过一段时问又返回０。
２００４；（５）：３０～３１ ３边计年，ＮＶＨＤＬ设计电子线路，北京：清华大学出版社．２０００
Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｔｏｔａｌ Ｄｉｇｉｔｉｚｅｄ Ｆｒａｃｔｉｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｄｅｒ Ｂａｓｅｄ ｏｎ ＶＨＤＬ
ＹＩＮ Ｈｕｉｂｉｎｇ，ＺＨＡＮＧ Ｔａｏ
（Ｓｈａｎｇｈａｉ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐｈｙｓｉｃｓ，Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ Ｓｃｉｅｎｃｅｓ，Ｓｈａｎｇｈａｉ ２０００８３）
通过控制两种不同分频比出现的不同次数来获得 所需要的分数分频。
１２期
尹辉炳，等：基ＴＶＨＤＬ的全数字分数分频器设计
１６１１
设需要设计的分数分频值为ａ／ｂ＞ｌ ｆ当ａ／ｂ＜ｌ时实
际上是需要实现倍频功能．而ａ／ｂ＝１是平凡情况．这
里均不加考虑，舶为整数的情况也不考虑）．两种整
数分频值分别为Ｅ和Ｂ＝Ｅ—ｉ，并且出现的次数分别
（下转第１６１６页）
万方数据
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科 学 技 术 与工 程
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６：卷竺
Ｒｅｓｅａｒｃｈ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｉｎｔｅｒｎｅｔ Ｎｅｗ Ｃａｌｌ Ｃｅｎｔｅｒ Ｂａｓｅｄ ＳＩＰ Ｍｅｃｈａｎｉｓｍ
若前向通道采用模Ⅳ计数器实现．则输出波形 高电平占０．５或者１个输入波形周期宽度，具体是０．５ 还是１．同样由输出波形周期是否为输入波形周期 的整数倍决定。若为整数倍，则占１个输入波形周期 宽度．否则占０．５个。
图４是前向通道采用了２个Ｄ触发器级联实现４ 分频的仿真结果，输出波形ｅｌｋ—ｏｕｔ占空比为３：４或者 ４：４．分别对应于输出周期为输入周期的３．５倍与４倍 的情况。
根据上面的分析．可以将异或门看作是频率加 法器．于是可以得到半整数分频器如下的数学模型 框图（图３）。
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科 学 技 术与 工 程
６卷
图３半整数分频器的数学模型
ｌ
由此可得系统的传递函数为：＆：——Ｌ：～｝，
二ｌ一上×上Ⅳ－丢’
Ⅳ２
‘
如果将图３中１／２换为１／Ｍ．即将２分频器换为Ｍ分频
器．则可以得到系统传递函数：也＝—三一，这样就 ／ｍ Ｎ一土
Ｍ
可以实现（Ⅳ一亩）型分频器，其中Ⅳ，Ｍ均为正整数。
１．２分频器的实现与讨论 由于电路结构非常清晰．很容易用ＶＨＤＬ语言
实现。因为Ｚ的增加发生勘的上升或者下降沿时 刻，所蝴的波形必然会影响到输峨。的波形。对于
某些分频数．比如Ⅳ或者Ｍ为２的幂次方的时候．分频 器既可以用模Ⅳ计数器来实现．又可以用Ｄ触发器串 联来实现。 ｉ．２．１前向通道
图４ ３．７５分频器仿真波形 （前向通道和反馈通道均采用Ｄ触发级联实现４分频）
图５ ３．７５分频器仿真波形 ｆ前向通道和反馈通道均采用模４计数器实现４分频）
以上讨论只是在理想情况下进行的，实际实现 的时候还要考虑到两种整数分频方法的时延等实 际电路的参数。
２任意分数分频器设计
２．１基本原理 文献『１］中介绍了这种分数分频器的基本原理，即
ａｐｐｌｉｅｄ
ｔｏ
ｉｎｔｅｒｎｅｔ
ｃａｌｌ
ｃｅｎｔｅｒ．Ａｔ
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ｉｍｐｌｅｍｅｎｔ ｓ
ｍｅｔｈｏｄ
ｏｆ ｉｎｔｅｒｎｅｔ
ｃａｌｌ
ｃｅｎｔｅｒ
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ｒｅｓｅａｒｃｈｅｄ．ａｎｄ
ｏｎ
ｔｈｅ
ｂａｓｉｓ ｏｆ ｔｈｉｓ，ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ ｓｏｆｔｗａｒｅ ｉｓ ｄｅｓｉｇｎｅｄ．
定。本文中Ｅ．为４位大小，即分频值Ｅ范围为２～１５，可 以很容易扩展到更大的分频范围．通过使用类属 （ｇｅｎｅｒｉｃ）可以使代码更通用。 ２．２．２可预置的波形发生器
波形发生器中ｍ。和聪，的大小分别决定输出波形 的每个周期中低电平与高电平所持续的输入时钟 周期的个数，比如ｍ，＝１，ｈｉ＝４表示输出波形每个周期 中低电平持续１个输入时钟周期．高电平持续４个输 入时钟周期。
ＷＡＮＧ Ｘｉａｎｇｙｕ，ＬＩＵ Ｋｅ＋，Ｙｅ Ｈｕｉ
（Ｈｕｎａｎ Ｓｃｉｅｎｃｅ—Ｔｅｃｈｎａｏｌｏｇｙ Ｐｒｏｆｅｒｓｓｉｏｎ Ｓｃｈｏｏｌ，Ｃｈａｎｇｓｈａ ４１０１ １８）
［Ａｂｓｔｒａｃｔ］Ｔｈｅ ｓｉｔｕａｔｉ。ｎ。ｆ ＳＩＰ ａｎｄ ｃａｌｌ ｃｅｎｔｅｒ ａｒｅ ｉｎｔｒｏｄｕｃｅｄ，ｂｅｃａｕｓｅ ｔｈｅ ｕｓｅｒｓ ｐａｙ ａｔｔｅｎｔｉ。ｎ ｔｏ“ｓｅｒｖｉｎｇ”
ｍ＝ｂ一（Ⅱｒｏｏｄ ｂ），
Ｆ。，，＝Ｉ…ａ／５］＋１，
疋＝［胡］，
（、 ３７ ）
／ｚ＝ａ ｒｏｏｄ ｂ
其中ｆ．］表示取整，ｏ ｍｏｄ ６表示求。除以ｂ的余数。 如要设计一个５．１分频的分频器。则昭５１，６＝１０，所
以由式（３）可得ｍ＝９，Ｅ－－－６，Ｆ。＝５，ｎ＝ｌ。 ２．２任意分数分频器的实现
分频器的实现主要由两个模块实现．一个模块 是可预置数的可控双模分频器．另一个模块是可预
ｍｏｒｅ ａｎｄ ｍｏｔｅ，ｔｈｒｏｕｇｈ ａｎａｌｙｓｉｓ ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ ｉｓ ｒｅｇａｒｄｅｄ ａｓ ｔｈｅ ｔｒｅｎｄ ｏｆ ｄｅｖｅｌｏｐｍｅｎｔ．Ｔｈｅ ａｄｖａｎｔａｇｅ ｉｓ ａｎａｌｙｚｅｄ ｗｈｉｃｈ ｃｏｍｂｉｎｅ ＳＩＰ ｐｒｏｔｏｃｏｌ ｗｉｔｈ Ｊａｖａ Ｓｅｒｖｌｅｔ．Ａｎｄ ＳＩＰ Ｓｅｒｖｌｅｔ ｍｏｄｅｌ ｉｓ ｓｔｒｕｃｔｕｒｅｄ．ｔｈｉｓ ｍｏｄｅｌ ｉｓ
［Ａｂｓｔｒａｃｔ］Ｔｗｏ ｍｅｔｈｏｄｓ ｏｆ ｄｅｓｉｇｎｉｎｇ ｔｏｔａｌ ｄｉｇｉｔｉｚｅｄ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｄｅｒ ａｒｅ ｉｎｔｒｏｄｕｃｅｄ ａｎｄ ｔｈｅｉｒ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ
置的波形发生器．其原理框图如图６所示。
图６通用有理小数分频器原理
图中有３个可设参数Ｆ。ｎ。和ｍ。，分别对应于２．１ 节中的参数Ｅ，凡和ｍ。可预置数的可控双模分频器 以及可预置的波形发生器的ＶＨＤＬ代码。 ２．２．１ 可预置数的可控双模分频器
ｎ，信号选择对输入波形是采用Ｒ一１分频还是疋 分频，当ｎ，＝７０ ７时，选择Ｅ一１分频；当ｎ，＝～１时，选择Ｅ 分频。分频值Ｅ大小为疋．的二进制译码值，由外部设
为凡和ｍ．则可以得到等式
＿一——一———— ｎ ｎＦ。＋ｍＦｍ ｎＲ＋，ｎ似＿一１）
／１、
Ｌ， １
Ｄ
ｎ＋ｍ
凡＋ｍ
通过变换很容易得到如下式子
Ｆ一—ａ＋—ｍ。
’
‰一６
Ｆｍ＝Ｆｎ－１，
（２）
ｎ＝ｂ—ｍ．．
０＜ｎ，ｍ＜ｂ
由于只是一个整数，所以由（２）式中第１式、第４式能 而且一定能唯一确定一个ｍ＝ｂ一（Ⅱｍｏｄ ｂ），从而得到 如下解。
第６卷第１２期２００６年６月
１６７１—１８１５ ｆ２００６１１２—１６０９—０４
通信技术
科学技术与工程
Ｓｃｉｅｎｃｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｖ０１．６ Ｎｏ．１２ Ｊｕｎ．２００６ ⑥ ２００６ Ｓｃｉ．Ｔｅｃｈ．Ｅｎｇｎｇ．
基于ＶＨＤＬ的全数字分数分频器设计
尹辉炳 张涛
前向通道中分频器实现方式主要影响输出波 形的占空比．若前向通道采用Ｄ触发器．则输出波形 趋于对称，通常输出波形占空比为Ｎ：Ｎ或者Ⅳ：ｆⅣ＋１１， 具体情况由输出波形的周期相对于输入波形周期 的倍数是否为整数决定。若输出波形的周期为 输入周期的整数倍．则输出波形占空比为Ｎ：Ｎ， 否则为Ⅳ：（Ｎ＋Ｉ）。
这里仍然以设计３．７５分频的分频器为例．由公 式（３）很容易得到参数Ｅ．＝４，ｍ＝１，ｎ＝３，设定以上参 数后仿真．得到仿真波形如图７所示。当／Ｚｌ为低电平 时进行３分频，而ｎ，为高电平时进行４分频，输出波形 中每５个高电平为一个大周期．共持续１５个输入时 钟周期．因此每个输出波形持续时问平均为输入波 形的３．７５倍。
１ （Ⅳ＿１肋）型分频器设计
１．１基本原理 文献『１，２］中给出了一种半整数分频器，其电
路组成如图１所示，由一个异或门，一个模Ⅳ计数器， 以及一个２分频器组成。
图１ 半整数分频器电路组成
２００６年１月１６日收到 第一作者简介：尹辉炳（１９８０一），男，江苏丹阳人，中国科学院上海技 术物理研究所硕十研究生，研究方向：红外信号与信息处理。
图７ ３．７５分频器仿真波形
３结束语
文中介绍了设计分数分频器的两种方法、使用 ＶＨＤＬ语言实现了这两种分频器，并进行了仿真。第
一种方法能够设计的分频值必须满足Ⅳ一１脚的形
式．具有一定的局限性。如果前向通道中的整数分 频器能够采用Ｄ触发器实现（当Ｎ为２的整数次幂 时），那么输出波形高低电平的持续时间会趋向平 均：如果反馈回路中的分频器能够采用Ｄ触发器来 实现（当Ｍ为２的整数次幂时），那么输出波形分布相 对均匀：第二种方法能够实现任意的分数分频，具 有更强的适应性．但是与第一种方法相比．在某些 分频值下输出信号的抖动要大。
（中国科学院上海技术物理研究所．上海２０００８源自文库）
摘要介绍了，全数字化的分数分频器的两种设计方法．分析了它们的特点．然后采用ＶＨＤＬ硬件描述语言设计了全数字化的 分数分频器，并且给出了设计任意分数分频器的方法。 关键词ＶＨＤＬ ＦＰＧＡ／ＣＰＩ．Ｄ分数分频器 中图法分类号ＴＮ７４２．１： 艾献标识码Ａ
图２是前向通道采用模４计数器实现４分频的仿 真结果．输出波形ｅｌｋ ｏｕｔ的高电平所占宽度为０．５或 者１个输入周期．分别对应于输出周期为输入周期 的３．５倍与４倍的情况。
万方数据
１．２．２反馈通道 反馈通道中分频器的实现方式影响两种占空
比波形的分布位置：由于Ｄ触发器的输出波形是对 称的，即波形的占空比为１：１．这样￡改变的时刻就分 布比较均匀．因而两种占空比波形的分布也就比较 均匀．而用模Ⅳ计数器实现则两种占空比的波形分 布相对集中，以Ｎ＝ｄ．Ｍ＝ｄ实现３．７５分频为例，图２和 图４中反馈通道均采用两个Ｄ触发器级联实现．因而 两种占空比的波形相间而排．图４中输出波形ｃｌｋ ｏｕｔ 是占空比分别为３：４与４：４的波形依次相间排列．图２ 中输出波形ｃｌｋ ｏｕｔ是占空比分别为０．５：３与１：３的波 形相问排列。图５中反馈通道采用了模４计数器进行 ４分频，因而７：变化分布不再均匀。所以输出波形ｃｌｋ ｏｕｔ 中两种占空比的波形不再相问而排。
在数字电路设计中．经常需要用到分频电路。 一般的整数分频器可以很容易地通过Ｄ触发器或者 模Ⅳ计数器来实现。但是．有时候电路中需要用到各 种不同的频率．而时钟源通常只有有限的一两个． 这时候就会碰到需要分数分频的情况。文献『１，２］ 中给出了一种实现半整数分频器的方法．这里通过 对该电路进行建模和分析，对其进行扩展．得到更 为一般的形式，使其能实现（Ｎ一１／Ｍ）分频。另外，根 据文献ｆＩ １中分数分频的基本原理，设计了一种通 用分数分频器．并且给出了确定分数分频器参数的 方法。最后对这两种分数分频器进行了比较说明。
［Ｋｅｙ ｗｏｒｄｓ］ＳＩＰ
ＳＩＰ ｓｅｒｖｌｅｔｓ
ｉｎｔｅｒｎｅｔ ｃａｌｌ ｃｅｎｔｅｒ
Ｗｅｂ ｐｈｏｎｅ
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（上接第１６１ １页）
件，２００４；（９）：６８—７０ ２高培军．基于ＦＰＧＡ的多种形式分频的设计与实现．今日电子
万方数据
其慨。＝志≯。＾＝寿。
网２ ３．５分频器仿真波ｊ髟
采用ＶＨＤＬ语言设计上述电路（令Ｎ＝４）．并进行 仿真得到波形如图２所示．图中ｃｌｋ ｉｎ为输入波形．比
锨五和ｃｌｋ—ｉｎ可以得出：勘的每个周期中ｆ．ｋｇｃｌｋ．ｉｎ少
一个正脉冲。但是．观察模Ⅳ计数器输出ｔｅｍｐ．就可 以发现，实际上在矗的每个周期中￡是ＥＬｅｌｋｉｎ多了一个 正脉冲ｊ分析如下：没此时刻为图中五的第一个高电 平下降沿前一刻，＾＝１，然后ｃｌｋ ｉｎ由１变为０，导致异 或门的输出￡变为１，￡的上升沿使模Ⅳ（模４）计数器 计数．计数器结果加１。由于计数器计到了最大值， 故ｃｌｋ ｏｕｔ输出高电平１．ｅｌｋ ｏｕｔ的上升沿又促使２分频 器工作，使磊由１变为０，然后兀反馈回异或门得输人 端，与ｃｋｌ ｉｎ通过异或门使７：变为０．反馈使得‘由０变 为１．以后经过一段时问又返回０。
２００４；（５）：３０～３１ ３边计年，ＮＶＨＤＬ设计电子线路，北京：清华大学出版社．２０００
Ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｔｏｔａｌ Ｄｉｇｉｔｉｚｅｄ Ｆｒａｃｔｉｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｄｅｒ Ｂａｓｅｄ ｏｎ ＶＨＤＬ
ＹＩＮ Ｈｕｉｂｉｎｇ，ＺＨＡＮＧ Ｔａｏ
（Ｓｈａｎｇｈａｉ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐｈｙｓｉｃｓ，Ｃｈｉｎｅｓｅ Ａｃａｄｅｍｙ ｏｆ Ｓｃｉｅｎｃｅｓ，Ｓｈａｎｇｈａｉ ２０００８３）
通过控制两种不同分频比出现的不同次数来获得 所需要的分数分频。
１２期
尹辉炳，等：基ＴＶＨＤＬ的全数字分数分频器设计
１６１１
设需要设计的分数分频值为ａ／ｂ＞ｌ ｆ当ａ／ｂ＜ｌ时实
际上是需要实现倍频功能．而ａ／ｂ＝１是平凡情况．这
里均不加考虑，舶为整数的情况也不考虑）．两种整
数分频值分别为Ｅ和Ｂ＝Ｅ—ｉ，并且出现的次数分别