计算机组成原理之存储扩展及地址译码
计算机组成原理
计算机组成原理
题型：
一、填空题（每空2分，共20分）
1.为了能实现按地址访问的方式，主存中必须配置两个寄存器
MAR和MDR。其中MAR是存储器地址寄存器寄存器用来存放欲访问的存储单元的地址，MDR是存储器数据寄存器。
2.计算机的更新换代，主要集中体现在组成计算机的基本电路
的电子元件上。
3.总线按连接部件的不同，可以分为片内总线、系统总线和通
信总线。其中，系统总线是指CPU、主存、I/O设备各大部件之间的信息传输线。
4.系统总线按传输信息的不同，可以分为：数据总线、控制总
线、地址总线三类。
5.总线通信控制有四种方式，分别为：同步通信、异步通信、
半同步通信、分离式通信。
6.完成一次总线操作的时间称为总线周期，可分为申请分配阶
段、寻址阶段、传数阶段、结束阶段四个阶段。
7.异步通信的应答方式可分为不互锁、半互锁和全互锁三种类
型
8.在存储系统层次结构中，缓存－主存层次主要解决的问题是
CPU和主存速度不匹配的问题。主存－辅存层次主要解决的
问题是存储系统的容量问题。
9.动态RAM中，刷新是按行进行的。刷新方式有三种
方式，即：集中刷新、分散刷新和异步刷新。
10.存储容量的扩展方法中，字扩展是指增加存储
器字的数量，位扩展是指增加存储字长。
11.由主存地址映射到Cache地址称为地址映射。地址映射的
方法主要有直接映射、全相联映射、组相联映射。
12.一般中断服务程序的流程分四大部分：保护现场、中断服
务、恢复现场和中断返回。
13.把符号“数字化”的数称为机器数。机器数主要有原码、
反码、补码和移码。
14.已知[x]补=1.1001，则[x]原= 1.0111 。已知[x]补
计算机组成原理第四章存储系统(一)(含答案)
计算机组成原理第四章存储系统(一)(含
答案)
4.1存储系统层次结构随堂测验
1、哈弗结构（Harvard Architecture）是指（）（单选）A、数据和指令分别存放
B、数据和指令统一存放
C、指令和数据分时存放
D、指令和数据串行存放
2、如果一个被访问的存储单元，很快会再次被访问，这种局部性是（）（单选）A、时间局部性
B、空间局部性
C、数据局部性
D、程序局部性
3、下列关于存储系统层次结构的描述中正确的是（）（多选）A、存储系统层次结构由Cache、主存、辅助存储器三级体系构成B、存储系统层次结构缓解了主存容量不足和速度不快的问题C、构建存储系统层次结构的的原理是局部性原理
D、构建存储系统层次结构还有利于降低存储系统的价格
4、下列属于加剧CPU和主存之间速度差异的原因的是（）
（多选）A、由于技术与工作原理不同，CPU增速度明显高于主存增速率B、指令执行过程中CPU需要多次访问主存
C、辅存容量不断增长
D、辅存速度太慢
5、下列关于局部性的描述中正确的是（）（多选）
A、局部性包括时间局部行和空间局部性
B、局部性是保证存储系统层次结构高效的基础
C、顺序程序结构具有空间局部性
D、循环程序结构具有时间局部性
4.2主存中的数据组织随堂测验
1、设存储字长为64位,对short变量长度为16位，数据存储按整数边界对齐，关于short变量j在主存中地址的下列描述中正确的是（）（此题为多选题）A、j的物理地址mod 8 = 0
B、j的物理地址mod 8 = 1
C、j的物理地址mod 8 = 2
D、j的物理地址mod 8 = 3
计算机组成原理第3章习题参考答案
第3章习题参考答案
1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？
(2) 如果存储器由512KX8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：
(1) 该存储器能存储：220 x —= 4M 字节
8
(3)用512Kx8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址 进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MX8位 的DRAM 芯片组成该机所允许的最大主存空间，并选用存条结构形式，问； (1) 若每个存条为16MX64位，共需几个存条？ (2) 每个存条共有多少DRAM 芯片？
(3) 主存共需多少DRAM 芯片？ CPU 如何选择各存条？ 解：
226
x64
(1) 共需4条存条
16M x64
(2) 每个存条共有16；V/- 64 =32个芯片
4Mx8
⑶ 主存共需多少=128个RAM 芯片，共有4个存条，故CPU 4M x 8 4M x 8 选择存条用最高两位地址临和他5通过2： 4译码器实现；其余的24根地址线用 于存条部单元的选择。
3、用16KX8位的DRAM 芯片构成64KX32位存储器，要求： (1)画出该存储器的组成逻辑框图。
⑵ 设存储器读/写周期为0.5uS, CPL •在luS 至少要访问一次。试问采用哪种 刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍 所需的实际刷新时间是多少？ 解：
计算机组成原理前3章课后习题参考答案-
白中英第五版计算机组成原理课后习题参考答案
第一章计算机系统概述
4、冯•诺依曼型计算机的主要设计思想是什么它包括哪些主要组成部分
答：冯•诺依曼型计算机的主要设计思想是存储程序和程序控制，其中存储程序是指将程序和数据事先存放到存储器中，而程序控制是指控制器依据存储的程序来控制全机协调地完成计算任务。总体来讲，存储程序并按地址顺序执行，这就是冯•诺依曼型计算机的主要设计思想。
5、什么是存储容量什么是单元地址什么是数据字什么是指令字
答：见教材P8和P10。
7、指令和数据均存放在内存中，计算机如何区分它们是指令还是数据
答：见教材P10。
第二章运算方法和运算器
】
1、写出下列各整数的原码、反码、补码表示（用8位二进制数）。
3、有一个字长为32位的浮点数，符号位1位，阶码8位，用移码表示，尾数23位，用补码表示，基数为2，请写出：
（1）最大数的二进制表示
阶码用移码表示，题中并未说明具体偏移量，故此处按照移码的定义，即采用偏移量为27=128，则此时阶码E的表示范围为0000 0000~1111 1111，即0~255，则在上述条件下，浮点数为最大数的条件如下：
所以最大数的二进制表示为：0 1111 1111 1111 1111 1111 1111 1111 1111 111
对应十进制真值为：+（1-2-23）×2127
（2）最小数的二进制表示
浮点数为最小数的条件如下：
所以最小数的二进制表示为：1 1111 1111 0000 0000 0000 0000 0000 000
对应十进制真值为：-1×2127
《计算机组成原理》第三章课后题参考答案
第三章课后习题参考答案
1．有一个具有20位地址和32位字长的存储器，问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由512K×8位SRAM芯片组成，需要多少芯片？
（3）需要多少位地址作芯片选择？
解：（1）∵ 220= 1M，∴该存储器能存储的信息为：1M×32/8=4MB （2）（1024K/512K）×（32/8）= 8（片）
（3）需要1位地址作为芯片选择。
3．用16K×8位的DRAM芯片组成64K×32位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设DRAM芯片存储体结构为128行，每行为128×8个存储元。如单元刷新间隔不超过2ms，存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：（1）组成64K×32位存储器需存储芯片数为
N=（64K/16K）×（32位/8位）=16（片）
每4片组成16K×32位的存储区，有A13-A0作为片内地址，用A15 A14经2：4译码器产生片选信号，逻辑框图如下所示：
（2）根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行；
所以采用分散式刷新方式：
设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则分散式刷新的间隔时间为：
t=2ms/128=15.6(s) 取存储周期的整数倍15.5s(0.5的整数倍)
计算机组成原理存储器
主存储器组织
主存储器组织涉及得问题主要有:
M得逻辑设计 动态M得刷新 主存与CPU得连接 主存得校验
主存储器组织
主存储器设计得一般原则
存储器与CPU得连接:数据线、地址线、控 制线得连接 驱动能力 存储芯片类型选择 存储芯片与CPU得时序配合 存储器得地址分配和片选译码 行选信号和列选信号得产生
UVEPROM (ultraviolet erasable programmable ROM)
紫外线擦除(有一石英窗口,改写时要将其置于一定波长 得紫外线灯下,照射一定时间全部擦除,时间长大约10~25 分钟)
EPROM存在两个问题: A、 用紫外线灯得擦除时间长、 B、 只能整片擦除,不能改写个别单元或个别位
存储器性能指标
容量:指计算机存储信息得能力,即最大得二进 制信息量,以b或B表示 信息得可靠保存性、非易失性、可更换性
有源存储器:例半导体存储器靠电源才能存 信息 无源存储器:磁盘、磁带等辅存中得信息关 电后不丢失 非易失性:掉电时,信息不会丢失 结论:评价存储器得三个基本指标: C(Capacity)+ C(Cost)+ A(Access Speed)
速度指标:存取周期或读/写周期 (ns) 作主存、高速缓存。 时钟周期得若干倍 顺序存取存储器(SAM)
计算机组成原理第三章-第3讲-DRAM存储器
3.3 DRAM存储器
三、读/写周期 读周期、写周期的定义是从行选通信号 RAS下降沿开始，到下一个RAS信号的下 降沿为止的时间。通常为控制方便，读周 期和写周期时间相等。
注意行选通信号、列选通信号的作用
3.3 DRAM存储器
四、 刷新周期 刷新周期：DRAM存储位元是基于电容器 上的电荷量存储，这个电荷量随着时间减 少，因此必须定期地刷新，以保持它们原 来记忆的正确信息。 刷新有两种方式：
3.3.5、高级的DRAM结构
快速页模式读操作的时序图：
3.3.5、高级的DRAM结构
注意：电子教案上的该图有错误
3.3.5、高级的DRAM结构
CDRAM带高速缓冲存储器（cache）的动态存 储器，它是在通常的DRAM芯片内又集成了一个 小容量的SRAM，从而使DRAM芯片的性能得到 显著改进。如图所示出1M×4位CDRAM芯片的 结构框图，其中SRAM为512×4位。
3.3 DRAM存储器
二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储 器的逻辑结构如图。 图3.7(a)示出1M×4位DRAM芯片的管 脚图，其中有两个电源脚、两个地线脚， 为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。
注：复用地址线A0-A9
存储器单元 地址20位
存储芯片
计算机组成原理第4章 存储系统
第四章存储系统
4.1概述
4.1.1技术指标
4.1.2层次结构
4.1.3存储器分类
存储器是计算机系统中的记忆设备，用来存放程序和数据。
构成存储器的存储介质，目前主要采用半导体器件和磁性材料。一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，均可以存储一位二进制代码。这个二进制代码位是存储器中最小的存储单位，称为一个存储位或存储元。由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。
根据存储材料的性能及使用方法不同，存储器有各种不同的分类方法。
(1)按存储介质分
作为存储介质的基本要求，必须有两个明显区别的物理状态，分别用来表示二进制的代码0和1。另一方面，存储器的存取速度又取决于这种物理状态的改变速度。目前使用的存储介质主要是半导体器件和磁性材料。用半导体器件组成的存储器称为半导体存储器。用磁性材料做成的存储器称为磁表面存储器，如磁盘存储器和磁带存储器。
(2)按存取方式分
如果存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关，这种存储器称为随机存储器。半导体存储器是随机存储器。如果存储器只能按某种顺序来存取，也就是说存取时间和存储单元的物理位置有关，这种存储器称为顺序存储器。如磁带存储器就是顺序存储器，它的存取周期较长。磁盘存储器是半顺序存储器。
(3)按存储器的读写功能分
有些半导体存储器存储的内容是固定不变的，即只能读出而不能写入，因此这种半导体存储器称为只读存储器(ROM)。既能读出又能写人的半导体存储器，称为随机读写存储器(RAM)。
计算机组成原理- 第八讲
4.2
&
WR
…
D7 D4 D3 D0
PD/Progr
… … …
…
2K ×8位 ROM
…
1K ×4位 RAM
…
1K ×4位 RAM
…
…
…
例4.2 假设同前，要求最小 4K为系统
(1) 写出对应的二进制地址码 (2) 确定芯片的数量及类型
4.2
程序区，相邻 8K为用户程序区。
1片 4K × 8位 ROM 2片 4K × 8位 RAM (3) 分配地址线 A11~ A0 接 ROM 和 RAM 的地址线
W/R W/R W/R W/R REF 0.5 μs 15.6 μs W/R W/R W/R W/R REF 0.5 μs 15.6 μs
tC
0.5 μs
tC
每行每隔 2 ms 刷新一次
“死区” 为 0.5 s
将刷新安排在指令译码阶段，不会出现 “死区”
3. 动态 RAM 和静态 RAM 的比较
(2) 确定芯片的数量及类型
…
…
2片1K×4位
(3) 分配地址线
A15 A13 A11 A10 … A7 … A4 A3 … A0
4.2
1片 ROM
2K × 8位
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
计算机组成原理ch02资料
2.2 主存储器
2. 只读存储器（ROM）
ROM
PROM EPROM EEPROM FlashROM MROM
2.2 主存储器
二、随机存取寄存器（RAM）结构
1. 半导体存储芯片的基本结构
Y4
A
…
2K ×8位 ROM
…
…
1K ×4位 RAM
…
…
1K ×4位 RAM
…
2.2 主存储器
五、提高访存速度的措施 1. 存储体系结构上的改进 (1)高速缓冲存储器(Cache) (2)并行主存储器系统
1) 单体多字并行主存系统 2)多体交叉存取方式的并行主存系统 多体交叉存
取方式适合于流水线的处理方式
(2) 存取时间与物理地址有关（串行访问）
• 顺序存取存储器SAM 磁带 • 直接存取存储器DAM 磁盘
2.1 存储器概述
3. 按存储介质分类
(1) 半导体存储器 TTL 、MOS
易失
(2) 磁表面存储器 (3) 磁芯存储器 (4) 光盘存储器
磁头、载磁体
非 硬磁材料、环状元件 易
失 激光、磁光材料
2.4 辅助存储器
二、磁记录方式
1. 归零制(RZ) 2. 不归零制(NRZ) 3. 不归零-1制(NRZ-1) 4. 调相制(PM) 5. 调频制(FM) 6. 改进调频制(MFM)
计算机组成原理-第3章_存储系统
地址多路开关：选择分时送出行地址、列地址及刷新 地址。
刷新定时器：提供刷新请求。
刷新地址计数器：采用RAS刷新时，需要刷新地址计 数器。
仲裁电路：读写请求和刷新请求同时产生时，裁决谁 优先。
定时发生器：向DRAM提供RAS、CAS及WE，实现读 写和刷新操作。
6、存储器容量的扩充
1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字
高速缓冲存储器：又称“cache”，由TTL半导体材料组成。存
取时间为几ns到十几ns，容量在几KB到几百KB。存放当前正在 执行程序的部分程序或数据。
•小容量、快速存储器
•位于CPU和内存之间，属于CPU
•可放在CPU内部，也可作为单独的模块
主存储器：简称“主存”，由MOS半导体存储器组成，存放处 于活动状态的程序和有关数据。包括OS的常驻部分和当前在运 行的程序和要处理的数据。容量在几百KB到几百MB，存取时 间为几十到几百ns。
4、DRAM的刷新
刷新周期：从上一次对整个存储器刷新结 束到下一次对整个存储器全部刷新一遍为止， 这一段时间间隔称为~。
• 集中式 • 分散式
集中刷新方式
指的是DRAM的所有行在每一个刷新周期中都被刷
新，把刷新间隔分为两部分，前一部分进行读/写周 期或维持周期，后一部分只进行刷新操作。因为刷新
2021年计算机组成原理第3章习题参考答案
第3章习题参考谜底
欧阳光明（2021.03.07）
1、设有一个具有20位地址和32位字长的存储器，问
(1) 该存储器能存储几多字节的信息？
(2) 如果存储器由512K×8位SRAM 芯片组成，需要几多片？
(3) 需要几多位地址作芯片选择？
解：
(1) 该存储器能存储：字节4M 832220=⨯ (2) 需要片88
23228512322192020=⨯⨯=⨯⨯K (3) 用512K 8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采取半导体存储器，其地址码为26位，若使用4M×8位的DRAM 芯片组成该机所允许的最年夜主存空间，并选用内存条结构形式，问；
(1) 若每个内存条为16M×64位，共需几个内存条?
(2) 每个内存条内共有几多DRAM 芯片?
(3) 主存共需几多DRAM 芯片? CPU 如何选择各内存条?
解：
(1) 共需条464
1664226=⨯⨯M 内存条 (2) 每个内存条内共有328
46416=⨯⨯M M 个芯片
(3) 主存共需几多1288464648464226=⨯⨯=⨯⨯M M M 个RAM 芯片，共有4个内存
条，故CPU 选择内存条用最高两位地址A24和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单位的选择。
3、用16K×8位的DRAM 芯片构成64K×32位存储器，要求：
(1) 画出该存储器的组成逻辑框图。 (2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要拜访一次。试问采取哪种刷新方法比较合理?两次刷新的最年夜时间间隔是几多?对全部存储单位刷新一遍所需的实际刷新时间是几多?
计算机组成原理
概论
CPU ：中央处理器，是计算机的核心部件，由运算器和控制器构成。
运算器：计算机中完成运算功能的部件，由ALU 和寄存器构成。
总线：计算机中连接功能单元的公共线路，是一束信号线的集合。
主机：由CPU 、存储器与IO 接口合在一起构成的处理系统称为主机。
接口：是主机与外设之间传递数据与控制信息的电路，是主机与外设的桥梁。
汇编语言：采用文字方式（助记符）表示的程序设计语言。
字长：一个数据字包含的位数，一般为8 位、16 位、32 位和64 位等。
运算器的功能：完成算术逻辑运算，由ALU 和若干寄存器组成。其中ALU 负责执行各种数据运算操作，寄存器用于暂时存放参与运算的数据以及保存
运算状态。
控制器的功能：从内存中取出指令，对其进行译码，产生相应的时序控制信号，控制其它器件工作。
数据编码和数据运算
数据：定点数据、浮点数据、图形数据、文字数据。
原码：用一个符号位表示数据的正负，0 代表正号，1 代表负号，其余的代码表示数据的绝对值。
补码：用最高位表示符号，其余各位代码给出数值按2 取模的结果。
阶码：浮点数编码中，表示小数点的位置的代码。
海明距离：在信息编码中，两个合法代码对应位上编码不同的数据位。
冯诺依曼舍入法：浮点数据的一种舍入方法，在截去多余位时，将剩下数据的最低位置
1 。
规格化数：浮点数编码中，为使浮点数具有唯一的表示方式所作的规定，规定尾数部分用纯小数形式给出，而且尾数的绝对值应大于1/R ，即小数点后的
第一位不为零。
机器零：浮点数编码中，阶码和尾数为全0 时代表的0 值。
为什么用二进制：容易用数据电路表示，数据运算和存储方式简单，是高效的数据表示方式。
计算机组成原理第四章
给出芯片地址分配与片选逻辑,并画出M框图。
1.计算芯片数
（1）先扩展位数，再扩展字（单元）数。
2片1K×4 4组1K×8
1K×8 8片 4K×8
（2）先扩展字数，再扩展位数。
4片1K×4 2组4K×4
4K×4 4K×8
8片
2.地址分配与片选逻辑
存储器寻址逻辑 芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑
(2) 静态 RAM 芯片举例 ① Intel 2114 外特性
WE
CS
A9 A8
Intel 2114
…
A0
VCC
GND
4.2
I/O 1 I/O 2 I/O 3 I/O 4 存储容量
1K×4 位
2. 动态 RAM ( DRAM )
4.2
(1) 动态 RAM 基本单元电路（内部结构不讲）
① 动态 RAM 的共同特点是靠电容存储电 荷的原理来寄存信息。
(2) 2716 EPROM 的逻辑图和引脚
4.2
DO0 … DO7
…
…
PD/Progr 控制逻辑
CS A10
Y 译码 A7 A6
X
译
码 A0
…
…
数据缓冲区
…
Y 控制
…
128 × 128
存储矩阵
… …
计算机组成原理第5章部分习题参考答案
第五章部分习题参考答案
【5-10】一个1K * 8的存储芯片需要多少根地址线，数据输入输出线？
解：
n = log1024 = 10 根。由于一次可读写8位数据，所以需要8根数据输入输出线。2【5-11】某计算机字长32位，存储容量64KB，按字编址的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况？
解：
因为字长32位，所以64KB = 16KW，要表示16K个存储单元，需要14根地址线。所以按字编址的寻址范围是0000H ～ 3FFFH 。
若按字节编址，假设采用PC机常用的小端方案，则主存示意图如下：
【5-13】现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。试求：
(1)实现该存储器所需芯片数量
(2)若将这些芯片分装在若干块板上，每块板的容量是4K×8，该存储器所需的地址线的总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？
解：
(1)需要16组来构成16K，共需芯片16×8 = 128片
(2)需要的地址线总位数是14位。因为共需4块板，所以2位用来选板，板内地址12位，片内地址10位。
1
每块板的结构如下图
2
4块板共同组成16K×8存储器的结构图
【5-15】某半导体存储器容量16K×8，可选SRAM芯片的容量为
4K ×4；地址总线A15～A0(A0为最低位)，双向数据总线D7～D0，由R/W线控制读写。设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑和片选信号的极性。
解：
注：采用全译码方式方案
片内地片
A0
A1A3A2A8A9A7A6A5A4A12A15A14A13A11A10
计算机组成原理习题课
4位
块大小2w=16B，故w=4 Cache容量64KB，每块16B，行数2r=4K=212，故r=12 主存容量1MB=220=2s+w，故s+w =20，则s=20-w=16
故标记位s-r=16-12= 4 两个满足题目要求的主存地址：
0000 1001 0000 1110 0000 0001 1001 0000 1110 0000
9
第3章 P111 第7题
13:38
7、某机器中，已知配有一个地址空间为0000H~3FFFH的ROM区域。现在再用
一个RAM芯片(8K×8)形成40K×16位的RAM区域，起始地址为6000H。假设
RAM芯片有CS’和WE’信号控制端。CPU的地址总线为A15~A0，数据总线为
D15~D0，控制信号为R/W（读/写），MREQ’(访存)，要求：
2014-5-6
计算机组成原理
8
第3章 P111 第6题
(4)画出此存储器的组成框图。
13:38
CPU
地址 寄存器
32K
32K
32K
32K
×8
×8
×8
×8
32K
32K
32K
32K
×8
×8
×8
×8
数据 寄存器
CS3
CS2
CS1
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⑴ 译码和译码器
? 译码：将某个特定的“编码输入”翻译为 唯一一个“有效输出”的过程
? 译码器件：
? 采用门电路组合逻辑进行译码 ? 采用集成译码器进行译码，常用的器件
有：
? 2-4 （4 选 1）译码器74LS139 ? 3-8 （8 选 1）译码器74LS138 ? 4-16 （16 选 1）译码器74LS154
要在字数方向和位数方向上同时扩展，这
将是前两种扩展的组合，实现起来也是很
容易的。
例：用 8K×4芯片组成 16K×8存储器
D7 D4 D3 D0
0000H 8K? 4
1FFFH
8K? 4
2000H
8K?4 8K?4 3FFFH
扩展条件： 目标容量为 M字×N位，存储器芯片容量为 m字×n位，M>m ，N>n，则需要的存储器芯片数＝ （M/m） ×（N/n）
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地址扩充（字扩充）
0000000001
A19～A10
译 码
0000000000
片选端
高位地址线
器
-CE
-CE
低位地址线
（1）
A9～A0 D7～D0
（2）
A9～A0 D7～D0
A9～A0 D7～D0
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片选端常有效
A19～A15 A14～A0
片选端常有效 与A19～A15 无关
? ? ? ? ? 全0～全1
A9～A0 00…00 00…01 00…10
… 11…01 11…10 11…11
（16进制表示） 000H 001H 002H … 3FDH 3FEH 3FFH
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2.存储芯片片选端的译码
?存储系统常需要利用多个存储芯片进行容量的扩充，也就是 扩充存储器的地址范围
?这种扩充简称为“地址扩充”或“字扩充” ?进行“地址扩充”时，需要利用存储芯片的片选端来对存储
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译码的概念
N 位编码输入
译 码 器
2N 位译码输出
唯一有效的输出 其余均无效
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译码器74LS138的功能表
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⑵ 全译码
? 所有的系统地址线均参与对存储单元的译码寻址 ? 包括低位地址线对芯片内各存储单元的译码寻址
（片内译码），高位地址线对存储芯片的译码寻 址（片选译码） ? 采用全译码， 每个存储单元的地址都是唯一的 ， 不存在地址重复 ? 译码电路可能比较复杂、连线也较多
? I/O和读写电路包括读出放大器、写入电路和读写控 制电路，用以完成被选中存储单元中各位的读出和 写入操作。
4
4.1.2主存储器的存储单元
? 位是二进制数的最基本单位，也是存储器存储信 息的最小单位。一个二进制数由若干位组成，当 这个二进制数作为一个整体存入或取出时，这个 数称为存储字。存放存储字或存储字节的主存空 间称为存储单元或主存单元，大量存储单元的集 合构成一个存储体，为了区别存储体中的各个存 储单元，必须将它们逐一编号。存储单元的编号 称为地址，地址和存储单元之间有一对一的对应 关系。
8
? 2.存取速度（续） ? ⑵ 存取周期Tm ? 存取周期又可称作读写周期、访内周期，是指主
存进行一次完整的读写操作所需的全部时间，即 连续两次访问存储器操作之间所需要的最短时间。 显然，一般情况下， Tm＞Ta。这是因为对于任何 一种存储器，在读写操作之后，总要有一段恢复 内部状态的复原时间。对于破坏性读出的 RAM， 存取周期往往比存取时间要大得多，甚至可以达 到Tm=2Ta ，这是因为存储器中的信息读出后需要 马上进行重写（再生）。
2
4.1.1主存储器的基本结构
? 主存通常由存储体、地址译码驱动电路、 I/O和读写电路组成。
3
4.1.1主存储器的基本结构（续）
? 存储体是主存储器的核心，程序和数据都存放在存 储体中。
? 地址译码驱动电路实际上包含译码器和驱动器两部 分。译码器将地址总线输入的地址码转换成与之对 应的译码输出线上的有效电平，以表示选中了某一 存储单元，然后由驱动器提供驱动电流去驱动相应 的读写电路，完成对被选中存储单元的读写操作。
扩展条件： 设目标容量为 M字×N位，存储器芯片容量为 m字×n位， M＝m ，N>n，则需要的存储器芯片数＝ N/n。
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? 2.字扩展
? 字扩展是指仅在字数方向扩展，而位数不
变。字扩展将芯片的地址线、数据线、读
写线并联，由片选信号来区分各个芯片。
如用16K×8的SRAM组成64K×8的存储器，
但在表述硬盘的存储容量时，目前习惯上 1MB指1000KB。
7
? 2.存取速度 ? ⑴ 存取时间Ta ? 存取时间又称为访问时间或读写时间，它是指从
启动一次存储器操作到完成该操作所经历的时间。 例如：读出时间是指从 CPU向主存发出有效地址 和读命令开始，直到将被选单元的内容读出为止 所用的时间；写入时间是指从 CPU向主存发出有 效地址和写命令开始，直到信息写入被选中单元 为止所用的时间。显然 Ta越小，存取速度越快。
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? 2.存取速度（续） ? ⑶ 主存带宽Bm ? 主存的带宽又称为数据传输率，表示每秒从主存
进出信息的最大数量，单位为字每秒或字节每秒 或位每秒。目前，主存提供信息的速度还跟不上 CPU处理指令和数据的速度，所以，主存的带宽 是改善计算机系统瓶颈的一个关键因素。为了提 高主存的带宽，可以采取的措施有： ? 缩短存取周期； ? 增加存储字长； ? 增加存储体。
? 将多片组合起来常采用位扩展法、字扩展 法、字和位同时扩展法。
13
? 1.位扩展 ? 位扩展是指只在位数方向扩展（加大字
长），而芯片的字数和存储器的字数是一 致的。位扩展的连接方式是将各存储芯片 的地址线、片选线和读写线相应地并联起 来，而将各芯片的数据线单独列出。 如用64K×1的SRAM芯片组成64K×8的存 储器，所需芯片数为： 64K×8/64K×1=8片
21
字和位同时扩展连接举例
字和位同时扩展连接举例
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地址译码介绍
1.存储芯片地址线的连接
? 芯片的地址线通常应全部与系统的 低位地址总线相连
? 寻址时，这部分地址的译码是在存 储芯片内完成的，我们称为“片内 译码”
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片内译码
存储芯片
地址线 A9～A0
存储单元
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片内译码
片内10 位地址译码 10 位地址的变化： 全0~全1
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全译码示例
A16 IO/-M
E3 E2
138
A19
A18
E1
A17
Y6
A15
C
A14
B
A13
A
A12～A0
2764 CE
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全译码示例 ——地址分析
A19A18A17A16A15A14 A13 0001110
A12～A0 全0
地址范围 1C000H
0001110
全1
1DFFFH
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⑶ 部分译码
? 1.存储容量 ? 对于字节编址的计算机，以字节数来表示
存储容量；对于字编址的计算机，以字数 与其字长的乘积来表示存储容量。如某机 的主存容量为64K×16，表示它有64K个存 储单元，每个存储单元的字长为16位，若 改用字节数表示，则可记为128K字节 （128KB）。
注意：通常情况下，应认为 1MB代表1024KB 。
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字扩展连接举例
A15～A0 A15～ A 14
_C_S_ WE D7～D0
A 13～A0
CS3 __
。。。。。 译码Y_Y_Y_Y___器3210 CCCSSS2 10
__ CS A13～A0 16K×8 ___
.WE D7～D0
__ CS A13～A0 16K×8 ___
.WE D7～D0
__ CS A13～A0
芯片（芯片组）进行寻址 ?通过存储芯片的片选端与系统的高位地址线相关联来实现对
存储芯片（芯片组）的寻址，常用的方法有： ? 全译码——全部高位地址线与片选端关联（参与芯片译码） ? 部分译码——部分高位地址线与片选端关联（参与芯片译 码） ? 线选法——某根高位地址线与片选端关联（参与芯片译码） ? 片选端常有效——无高位地址线与片选端关联（不参与芯 片译码）
16K×8 ___
.WE D7～D0
__ CS A13～A0
16K×8 ___ WE D7～D0
在同一时间内 4个芯片中最多只有一个芯片被选中。
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2.字扩展（续）
芯片编号 SRAM芯片＃0 SRAM芯片＃1 SRAM芯片＃2 SRAM芯片＃3
A15 A14 00 01 10 11
A13 A8 … A0
CE 27256
EPRBiblioteka BaiduM
A14～A0 D7～D0
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地址重复
? 1个存储单元具有多个存储地址的现象 ? 原因：有些高位地址线没有用、可任意 ? 使用地址：出现地址重复时，常选取其
中既好用、又不冲突的一个“可用地址” ? 例如：00000H～07FFFH ? 选取的原则：高位地址全为0的地址
高位地址译码才更好
0 0 …0 ?
1 1 --- 1
0 0 …0 ?
1 1 --- 1
0 0 …0 ?
1 1 --- 1
0 0 …0 ?
1 1 --- 1
地址范围 0000H~3FFFH 4000H~7FFFH 8000H~BFFFH C000H~FFFFH
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? 3.字和位同时扩展
? 当构成一个容量较大的存储器时，往往需
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4.1.2主存储器的存储单元（续）
? PDP-11机是字长为16位的计算机，主存按 字节编址，每一个存储字包含2个单独编址 的存储字节，它被称为小端方案，即字地 址等于最低有效字节地址，且字地址总是 等于2的整数倍，正好用地址码的最末1位 来区分同一个字的两个字节。
6
4.1.3主存储器的主要技术指标
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? 3.可靠性
? 可靠性是指在规定的时间内，存储器无故障读写 的概率。通常，用平均无故障时间 MTBF来衡量 可靠性。
? 4.功耗
? 功耗是一个不可忽视的问题，它反映了存储器件 耗电的多少，同时也反映了其发热的程度。通常 希望功耗要小，这对存储器件的工作稳定性有好 处。大多数半导体存储器的工作功耗与维持功耗 是不同的，后者大大地小于前者。
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位扩展连接举例
地
… 址 A0
总 线 A15
数 D0
据 总
…
线
D7
..1
64K×1
2..
I/O
3 ..
I/O
4 ..
I/O
5 ..
I/O
6 ..
I/O
7 ..
I/O
8 ..
I/O
__ _C_S_ WE
等效为
I/O
A15 ～A 0
64K×8 芯片组
__ CS
........
D7 ～D0
___ WE
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4.2主存储器的连接与控制
? 由于存储芯片的容量有限的，主存储器 往往要由一定数量的芯片构成的。而由 若干芯片构成的主存还需要与CPU连接， 才能在CPU的正确控制下完成读写操作。
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4.2.1主存容量的扩展
? 要组成一个主存，首先要考虑选片的问题， 然后就是如何把芯片连接起来的问题。根 据存储器所要求的容量和选定的存储芯片 的容量，就可以计算出总的芯片数，即总 片数＝
所需芯片数为： ? 64K×8/16K×8=4片
0000H 3FFFH 4000H 7FFFH
D7
D0
16K? 8
16K? 8 ......
C000H FFFFH
16K? 8
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2.字扩展（续）
? CPU将提供16根地址线、8根数据线与存储 器相连；而存储芯片仅有14根地址线、8根 数据线。四个芯片的地址线A13～A0、数 据线D7～D0及读写控制信号/WE都是同名 信号并联在一起；高位地址线A15、A14经 过一个地址译码器产生四个片选信号/CS， 分别选中四个芯片中的一个。
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? 1.位扩展（续） ? CPU将提供16根地址线、 8根数据线与存储器相
连；而存储芯片仅有 16根地址线、 1根数据线。 具体的连接方法是： 8个芯片的地址线 A15～A0 分别连在一起，各芯片的片选信号 /CS以及读写 控制信号 /WE也都分别连到一起，只有数据线 D7～D0各自独立，每片代表一位。 ? 当CPU访问该存储器时，其发出的地址和控制信 号同时传给 8个芯片，选中每个芯片的同一单元， 相应单元的内容被同时读至数据总线的各位，或 将数据总线上的内容分别同时写入相应单元。
4、存储系统和结构
? 存储系统是由几个容量、速度和价格各 不相同的存储器构成的系统。设计一个 容量大、速度快、成本低的存储系统是 计算机发展的一个重要课题。本节重点 数据在主存中的存放方法和主存储器容 量的各种扩展方法。
1
4.1主存储器的组织
? 主存储器是整个存储系统的核心，它用来 存放计算机运行期间所需要的程序和数据， CPU可直接随机地对它进行访问。
? 只有部分（高位）地址线参与对存储芯 片的译码
? 每个存储单元将对应多个地址（地址重 复），需要选取一个可用地址
? 可简化译码电路的设计 ? 但系统的部分地址空间将被浪费
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