触发器和时序逻辑电路测试题
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题时序逻辑电路的特点是什么?时序逻辑电路与组合电路有何区别?在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
触发器、时序逻辑电路
第12 章习题12-1填空题1. 数字电路分为组合逻辑和时序逻辑两大类。
2. 时序逻辑电路的输出取决于输入状态和输入前的输出状态，因此电路具有记忆功能。
触发器是构成时序逻辑电路的基本单元，其本身也由门电路构成，但其中包含有反馈环节，因此它是时序逻辑电路的基本单元。
3. 集成触发器的置1端可以根据需要预先将触发器置1，置0 端可以根据需要预先将触发器置0，而不受时序脉冲的同步控制。
4. 计数器统计的是CP脉冲的个数，它有3种分类方法，按计数进位不同，分为二进制、十进制和任意进制计数器；按计数规律不同，分为加法、减法和可逆计数器；按计数器中触发器翻转是否同步分为同步计数器和异步计数器，其中同步计数器的计数速度较快。
5. 寄存器是一种能够接收、暂存、传递数码或指令等信息的逻辑部件，它一般由触发器构成，且每个触发器只能存储1 位二进制信息。
6. 半导体存储器有两种，一种称为随机存取存储器，简称RAM；另一种称为只读存储器，简称ROM。
7. 存储器的存储容量是指存储器能够存储0 和1 的个数，一般用字数×位数来表示。
字数指字线的数目，位数指数据线的总的数目。
8. 移位寄存器按移位方向的不同分为左移寄存器、右移寄存器和双向移位寄存器。
9. 在所有触发器中，JK 触发器的逻辑功能是最完善的，它没有同步触发器的空翻现象，也没有同步触发器状态不定的现象，而且比D触发器和T触发器的功能齐全。
10. JK触发器的逻辑功能是J=0，K=0时，Q=0 ；J=0，K=1时，Q=0 ；J=1，K=0时，Q=1 ；J=1，K=1时，翻转。
输入信号过后保持输入信号到来时的功能称为记忆功能，翻转功能称为计数功能。
11. D触发器的逻辑功能可概括为输出端Q的状态永远与输入端D的状态相同，但在画波形图时应为D触发器的Q态与输入端的D态相同。
12. RS触发器的逻辑功能可概括为：R端和S端同时无效时，触发器保持原状态；R端和S端同时有效时，触发器处于不定状态；R端有效，S端无效时，触发器处于1状态；R端无效，S端有效时，触发器处于0 状态。
触发器及时序逻辑电路考试试题(电工电子技术大学专业试卷)
触发器及时序逻辑电路考试试题一．填空题：1、欲将D 触发器作成翻转触发器，应令D ＝ ；欲将JK 触发器作成翻转触发器，最简单的方法是 令J ＝ ，K ＝ 。
2、与非门构成的基本RS 触发器输入为D S 、D R ，工作时的约束条件为 。
3、时序逻辑电路的特点是 。
4、一个JK 触发器，现态Q n ＝0，要求在CP 作用下进入次态Q n+1＝1，可令J ＝ ， K= 。
5、设计一个五进制计数器，最少需要触发器的个数是 。
6、具有置0、置1、保持和翻转功能的触发器是 触发器；只具有置0、置1功的触发器是 触发器。
7、D 触发器的特征方程为 ，JK 触发器的特征方程为 。
8、若要将T 触发器转换为/T 触发器，可将T 端接 电平。
9、要存储n 位二进制信息需要 个触发器？ 10、触发器的状态是指 端的状态. 二．选择题:1、输入时钟脉冲频率为100KH Z 时，则十进制计数器最高一级触发器输出脉冲的频率为（ ）。
A ．10KH ZB ．20KH ZC ．50KH ZD ．100KH Z2、具有置0、置1、保持、翻转四种功能的触发器为 ( ) 。
A ．RS 触发器B ．JK 触发器C ．D 触发器 D ．T 触发器3.设计一个七进制计数器，最少需要触发器的个数是( ) 。
A ．2个B ．3个C ．8个D ．15个 4、四位二进制加法计数器能计的最大十进制数位为 （ ）。
A ．4B ．10C ．15D ．16 5、四位二进制加法计数器的有效状态有( )个。
A ．4B ．10C ．15D ．167、下列电路中，是时序电路的是（ ）A ．编码器B ．寄存器C ．译码器D ．加法器 8、/T 触发器具有（ ）功能。
A ．置0B ．置1C ．保持D ．翻转9、与非门组成的基本RS 触发器的输入端D S 称为直接置1端，D R 称为直接置0端，若要使该触发器实现置1功能，应令（ ）。
A ．0S D = 0R D =B ．1S D = 0R D =C ．B ．0SD = 1R D = D ．B ．1S D = 1R D =10、图2-1所示是一个由74LS290型集成芯片构成的计数器，分析它是一个（ ）进制计数器？A ．五进制B ．六进制C ．七进制D ．十四进制三、判断题:（ ）1、一个十进制计数器可以作为十分频器使用。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
第14章触发器和时序逻辑电路-习题
第14章 触发器和时序逻辑电路A 选择题14.1.1 触发器如图14.01所示，设初始状态为0，则输出Q的波形为图14.02中的（ ）。
图14.01 习题14.1.1的图 图14.02 习题14.1.1的图14.1.2 触发器如图14.03所示，设初始状态为0，则输出Q的波形为图14.04中的（ ）。
图14.03 习题14.1.2的图 图14.04 习题14.1.2的图14.1.3 图14.05所示的触发器具有（ ）功能。
（1）保持 （2）计数 （3）置1图14.05 习题14.1.3的图14.1.4 在图14.06所示的电路中，触发器的原状态Q1Q0＝01，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）10图14.06 习题14.1.4的图 图14.07 习题14.1.5的图14.1.5在图14.07所示的电路中，触发器的原状态Q1Q0＝00，则在下一个CP作用下，Q1Q0为（ ）。
（1）00 （2）01 （3）1014.3.1 图14.08所示的是（ ）计数器。
（1）七进制 （2）八进制 （3）九进制图14.08 习题14.3.1的图14.4.1 由555定时器组成的单稳态触发器如图14.4.2（a）所示，若加大电容C的电容值，则（ ）。
（1）增大输出脉冲u0的幅度（2）增大输出脉冲u0的宽度（3）对输出脉冲u0无影响14.4.2 由555定时器组成的多谐振荡器如图14.4.3（a）所示，欲使振荡频率增高，则可（ ）。
（1）减小C （2）增大R1,R2 （3）增大U CCB基本题14.1.6 当基本RS触发器D R和D S端加上图14.09所示的波形时，试画出Q端的输出波形。
设初始状态为0和1两种情况。
14.1.7 当可控RS触发器CP，S和R端加上图14.10所示的波形时，使画出Q端的输出波形。
设初始状态为0和1两种情况。
图14.09 习题14.1.6的图 图14.10 习题14.1.7的图14.1.8 当主从型JK触发器的CP，J、K端分别加上图14.11所示的波形时，试画出Q端的输出波形。
14组合逻辑电路、触发器和时序逻辑电路
周测14组合逻辑电路、触发器和时序逻辑电路一、单项选择题(每题2分,共20分)（ ）1.以下能防止空翻现象的触发器是________A.基本RS 触发器B.同步RS 触发器C.主从RS 触发器D.RS 触发器（ ）2.构成加法器的基本电路是________A.基本放大电路B.限幅电路C.门电路D.触发器（ ）3.用二进制异步计数器从零计到十进制数50，至少需要触发器的个数为________A.SB.6C.7D.4（ ）4.寄存器主要用于________A.存储数码和信息B.水久存储二进制数码C.存储十进制数码D.暂存数码和信息（ ）5.如果要存储6位二进制数码通常要用________个触发器来构成寄存器。
A.2B.3C.6D.12（ ）6.抗千扰能力较差的触发方式是________A.同步触发B.上升沿触发C.下降沿触发D.主从触发（ ）7.二—十进制译码器有________A.3个输入端，8个输出端B.4个输入端，10个输出端C.4个输入端，9个输出端D.3个输入端，9个输出端（ ）8.七段显示译码器要显示数“2”则共阴极数码显示器的a —g 引脚的电平应为________A.1101101B.1011011C.1111011D.1110000（ ）9.3位二进制编码器输人信号为1时,输出Y2Y1Y0。
=A. 100B.110C.011D.101（ ）10.十进制数(67)10码对应的8421码是________A.10000111B.1100111C.1100011D.1100110二、判断题(每题2分,共20分)（ ）1.JK 触发器的特性方程是N N N Q K Q J Q +=+1。
（ ）2.主从RS 触发器工作分两拍进行，先是从触发器工作再是主触发器工作。
（ ）3.半导体数码管是将发光管排列成“日”字形状制成的。
（ ）4.译码器属于组合逻辑电路，其输入的具有特定含义的二进制的代码，输出的是数字而不是信号。
《数字电路制作与测试》习题册（三）
《数字电路制作与测试》习题册（三）项⽬三计数器的设计与调试主要知识点：⼀、填空题1. 时序逻辑电路的输出不仅与有关，⽽且与有关。
2. 时序逻辑电路中的存储电路通常有两种形式：和。
3. 是构成时序逻辑电路中存储电路的主要元件。
4. 锁存器和触发器是构成时序逻辑电路中的主要元件。
5. 按逻辑功能分，触发器有、、、触发器等⼏种。
6. 触发器按照逻辑功能来分⼤致可分为种。
7. 触发器是构成逻辑电路的重要部分。
8. 触发器有两个互补的输出端Q 、Q ，定义触发器的0状态为，1状态为，可见触发器的状态指的是端的状态。
9. 触发器的两个输出端Q 、Q ，当0,1Q Q ==时，我们称触发器处于。
10. 触发器的状态指的是的状态，当1,0Q Q ==时，触发器处于。
11. 触发器有2个稳态，存储4位⼆进制信息要个触发器。
12. 因为触发器有个稳态，6个触发器最多能存储⼆进制信息。
13. ⼀个有与⾮门构成的基本RS 触发器，其约束条件是。
14. ⼀个基本R S 触发器在正常⼯作时，它的约束条件是R +S =1，则它不允许输⼊S = 且R = 的信号。
15. 与⾮门构成的基本RS 锁存器输⼊状态不允许同时出现R = S = 。
16. 与⾮门构成的基本RS 锁存器的特征⽅程是，约束条件是。
17. 由与⾮门构成的基本RS 锁存器其逻辑功能有种。
18. 由与⾮门构成的基本RS 锁存器正常⼯作时有三种状态，分别是01R S =输出为，10R S = 输出为，11R S =输出为。
（0状态/1状态/保持状态）。
19. 与⾮门构成的基本RS 锁存器当Q=1时，R = ，S = 。
20. 与⾮门构成的基本RS 锁存器当Q=0时，R = ，S = 。
21. 锁存器和触发器的区别在于其输出状态的变化是否取决于。
22. 触发器的输出状态变化除了由输⼊信号决定外还取决于。
23. 和共同决定了触发器输出状态的变化。
24. 钟控RS 触发器的约束条件是。
时序逻辑电路测试试卷
时序逻辑电路测试试卷1 . 对双JK集成触发器74LS112引脚功能叙述错误的是（）[单选题] *A.16脚是VccB.8脚是GNDC.1脚是CP1D.16脚是GND(正确答案)2 . 图示74LS112中表示（） [单选题] *A.低电平时置1(正确答案)B.低电平时置0C.高电平时置1D.高电平时置03 . 如图示74LS112的中CP引脚是（） [单选题] *A.8号引脚B.14号引脚C.1号引脚和13号引脚(正确答案)D.8号引脚和12号引脚4 . D触发器用作计数型触发器时，输入端D的正确接法是（） [单选题] *A.D=0B.D=1C.D= (正确答案)D.D=Q5 . 以下图示中属于下降沿触发的是（）[单选题] *A.图AC.图C(正确答案)D.图D6 . 如图所示为某触发器工作时前6个CP的波形，期间没有出现的功能是（）[单选题] *A.保持(正确答案)B.翻转C.置1D.置07 . 双D集成触发器CD4013的7号引脚是（） [单选题] *A.VSS(正确答案)B.VDDC.1Q8 . 下列哪项表示基本RS触发器的符号（） [单选题] *A.(正确答案)B.C.D.9 . 图示中74LS112的内部有JK触发器的数量正确的是（）[单选题] *A.1个B.2个(正确答案)C.3个D.4个10 . 如图所示波形， CP时钟脉冲第5个下降沿时，触发器实现的功能为（）[单选题] *A.保持B.翻转(正确答案)C.置1D.置011 . 双D集成触发器CD4013的时钟脉冲CP的引脚是（）[单选题] *A.14脚B.7脚C.3脚与11脚(正确答案)D.5脚与11脚12 . 如图所示，该逻辑符号所表示的触发器的类型为（）[单选题] *A.RSB.JKC.D(正确答案)D.T13 . JK触发器中，其触发信号输入端有（） [单选题] *A.一个B.二个(正确答案)C.三个D.四个14 . 十进制数13的8421BCD码为（） [单选题] *A.00001101B.00010011(正确答案)C.00100011D.0000101115 . D触发器当D=Q时，实现的逻辑功能是（） [单选题] *A.置0B.置1C.保持(正确答案)D.翻转16 . 主从JK触发器的初态为0，JK=11时，经过2020个触发脉冲后，其状态变化及输出状态为（） [单选题] *A.一直为0B.由0变为1，然后一直为1C.在0、1间翻转，最后为1D.在0、1间翻转，最后为0(正确答案)17 . 在RS触发器的逻辑符号中表示（） [单选题] *A.低电平时置1B.高电平时置1C.低电平时置0(正确答案)D.高电平时置018 . 关于JK触发器的错误表述是（） [单选题] *A.对于输入信号没有制约条件B.不允许JK同时为1(正确答案)C.允许JK同时为1D.允许JK同时为019 . 主从RS触发器是在时钟脉冲CP的（），根据输入信号改变状态。
时序逻辑电路练习题
一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。
2．D 触发器的特性方程为___ ；J-K 触发器的特性方程为______。
3．T触发器的特性方程为。
4．仅具有“置0”、“置1”功能的触发器叫。
5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。
6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。
7．JK触发器J与K相接作为一个输入时相当于触发器。
8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。
9．时序电路的次态输出不仅与即时输入有关，而且还与有关。
10. 时序逻辑电路一般由和两部分组成的。
11. 计数器按内部各触发器的动作步调，可分为___ ____计数器和____ ___计数器。
12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。
13．要构成五进制计数器，至少需要级触发器。
14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。
15．欲将某时钟频率为32MHz的CP变为16MHz的CP，需要二进制计数器个。
16. 在各种寄存器中，存放N位二进制数码需要个触发器。
17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。
18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。
19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。
20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。
21．集成单稳态触发器的暂稳维持时间取决于。
22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。
21章 题库——时序逻辑电路+答案
第21章 触发器和时序逻辑电路一、填空题1、JK 触发器的特性方程为：=+1n Q ________________________。
2、时钟触发器按照结构和触发方式不同可分为：_________、__________、_________和主从式触发器四种。
3、T 触发器的特性方程为=+1n Q _________________。
4、4个触发器组成的寄存器可以存储__________位二进制数。
5、将JK 触发器的J 端连在Q 端上，K 端接高电平。
假设)(t Q =0，则经过50个CP 脉冲作用后，它的状态)50(+t Q =_____。
6、对于时钟RS 触发器，若要求其输出“0”状态保持不变，则输入的RS 信号应为________。
7、组成计数器的各个触发器的状态能在时钟信号到达时同时翻转,它属于__________ 计数器。
（填“同步”或“异步”）8、当JK 触发器的输入J=1，K=0时，触发器的次态Q n+1=____________。
9、若要构成十二进制计数器，最少要用__________个触发器。
10、构成一个模6的同步计数器最少要________个触发器。
11、一个 JK 触发器有____个稳态，它可存储____位二进制数。
二、选择题1、下列触发器中有空翻现象的是_________。
A 、同步式触发器B 、维持阻塞式触发器C 、主从式触发器D 、边沿式触发器 2、在以下各种电路中，属于时序电路的有__________。
A 、译码器B 、计数器C 、数据选择器D 、编码器 3、JK 触发器当J=K=1时，Q n+1=__________。
A 、0B 、1C 、Q nD 、 Q n4、下列触发器中逻辑功能最多是_______。
A 、J-K 触发器B 、D 触发器C 、T 触发器D 、T ′触发器 5、在CP 有效的情况下，当输入端D=0时，则D 触发器的输出端=+1n Q ________。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路练习题
时序逻辑电路练习题时序逻辑电路是数字电路中一种非常常见和重要的电路，它可以用于实现各种功能，包括存储器、计数器、时钟、状态机等等。
在学习时序逻辑电路的过程中，我们需要进行一些练习题来提高自己的能力和理解。
本文将为您呈现几道时序逻辑电路的练习题，希望能够帮助您更好地理解和掌握这一知识点。
练习题一：设计一个电路，实现一个4位二进制计数器。
该计数器在每个时钟上升沿时加1。
当计数器达到1111（15）时，下一个时钟上升沿时将其复位为0000（0）。
解答：我们可以使用D触发器来设计这个计数器。
首先使用四个D触发器来存储四个位的计数值，然后通过时钟信号和逻辑门来实现计数器的功能。
练习题二：设计一个电路，实现一个带有使能信号的计数器。
当使能信号为高电平时，计数器正常计数；当使能信号为低电平时，计数器保持当前计数值不变。
解答：我们可以在练习题一的基础上进行修改，添加一个与非门和一个与门来实现使能功能。
当使能信号为高电平时，与非门输出为低电平，使得计数器可以正常计数；当使能信号为低电平时，与非门输出为高电平，使得计数器的输入被禁止，从而保持当前计数值。
练习题三：设计一个电路，实现一个带有异步复位功能的计数器。
当复位信号为高电平时，计数器立即清零；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现异步复位功能。
当复位信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为低电平，将计数值清零；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
练习题四：设计一个电路，实现一个带有加载功能的计数器。
当加载信号为高电平时，计数器的值加载为输入的设定值；否则，计数器在每个时钟上升沿时加1。
解答：我们可以在练习题一的基础上进行修改，添加一个与门和一个或门来实现加载功能。
当加载信号为高电平时，与门输出为低电平，使得计数器的输入被禁止，并且或门输出为高电平，将计数器的值加载为输入的设定值；否则，与门输出为高电平，使得计数器的输入被允许，计数器在每个时钟上升沿时加1。
触发器和时序逻辑电路测试题
触发器和时序逻辑电路测试题（十二章，十三章）一、填空题1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二进制数码_________到______6个状态。
二、判断题、1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）2、移位寄存器即可并行输出也可串行输出。
（）3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）4、八位二进制能表示十进数的最大值是256. （）5、表示一位十进制数至少需要二位二进制。
（）6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）8、显示器属于时序逻辑电路类型。
（）9、计数器、寄存器和加法器都属于时序逻辑电路。
（）10、时序逻辑电路具有记忆功能。
（）11、用4个触发器可构成4位二进制计数器。
触发器练习题
一、判断题1、用逻辑门构成的各种触发器均属于电平异步时序逻辑电路（）2、RS、JK、D和T四种触发器中，唯有RS触发器存在输入信号的约束条件（）3、与非门的输入端加有低电平时，其输出端恒为高电平。
（）4、数字电路可以分为组合逻辑电路和时序逻辑电路两大类。
（）5、时序逻辑电路中存在反馈，其输出不仅取决于当时的输入，还与电路的上一个状态有关。
（）6、组合逻辑电路的输出只与当时的输入有关，与电路的上一个状态无关，没有记忆功能。
（）7、触发器是时序逻辑电路的基本单元。
（）8、时序逻辑电路由组合逻辑电路和存储电路构成。
（）9、触发器的反转条件是由触发输入与时钟脉冲共同决定的。
（）10、组合逻辑电路任何时刻的输出不仅与该时刻的输入状态有关，还与先前的输出状态有关。
（）11、译码器、比较器属于组合逻辑电路。
12、数字电路可分为组合逻辑电路和时序逻辑电路。
13、全加器是实现两个1位二进制数相加并考虑低位进位的逻辑电路。
14、实现同一逻辑功能的逻辑电路可以不同15、译码是编码的逆过程。
16、寻找组合逻辑电路输入输出关系表达式的过程和方法,是组合逻辑电路的设计过程.17、公式化简法有时不容易判断结果是否最简.18、实现同一逻辑功能的电路是唯一的.19、加法器可以有并行进位加法器.20、七段显示译码器有共阳极和共阴极显示器两种接法.21、一个班级有80个学生，现采用二进制编码器对每位学生进行编码，则编码器输出至少5位二进制数才能满足要求22、高电平有效的显示译码器可驱动共阴极接法的数码管23、低电平有效的显示译码器可驱动共阳极接法的数码管24、高电平有效的显示译码器可驱动共阳极接法的数码管25、低电平有效的显示译码器可驱动共阴极接法的数码管26、同一CP控制各触发器的计数器称为异步计数器（）27、各触发器的信号来源不同的计数器称为同步计数器（）28、1个触发器可以存放2个二进制数（）29、D触发器只有时钟脉冲上升沿有效的品种。
《时序逻辑电路》单元基础练习题
《时序逻辑电路》单元基础练习题一、填空题1、触发器具有种稳定状态。
在输入信号消失后，能保持输出状态不变，也就是说它具有功能。
在适当触发信号作用下，从一个稳态变为另一个稳态，因此，触发器可作为信息的存贮单元。
2、主从型触发器可以避免现象的产生。
3、触发器按照逻辑功能来分，类型主要有、、和，以及只具有功能的计数型触发器。
4、与非门构成的基本RS触发器的约束条件是R+S不能为。
5、触发器电路中，S D端、R D端可以根据需要预先将触发器或，而不受的同步控制。
6、JK触发器具有、、和逻辑功能。
7、为提高触发器工作的可靠性，增强抗干扰能力，常用触发器。
其输出状态仅取决于CP 或时触发器的状态。
8、在数字电路中，按照逻辑功能和电路特点，各种数字集成电路可分为逻辑电路和逻辑电路两大类。
9、时序电路一般由具有作用的电路和具有作用的电路两部分组成。
10、常用于接收、暂存、传递数码的时序电路是。
存放n位二进制数码需要个触发器。
11、能实现操作的电路称为计数器。
计数器按CP控制方式不同可分为计数器和计数器。
进制计数器是各种计数器的基础。
12、一个完整的数字译码显示电路通常由，，和四部分组成。
13、数码寄存器采用的方式存储数码，移位寄存器具备的特点。
14、计数电路还常用作器。
15、在频率测试电路中，若在0.0002s内，显示器显示为1000，则待测频率为KH Z。
二、选择题1、基本RS 触发器电路中，触发脉冲消失后，其输出状态（ ）A ：恢复原状态B ：保持现状态C ：出现新状态D ：不能确定 2、触发器与组合逻辑电路比较（ ）A ：两者都有记忆能力B ：只有组合逻辑电路有记忆能力C ：只有触发器有记忆能力D ：两者都没有记忆能力 3、在图中，由JK 触发器构成了（ ）A ：D 触发器B ：基本RS 触发器C ：T 触发器D ：同步RS 触发器 4、D 型触发器逻辑功能为（ ）A ：置0、置1B ：置0、置1、保持C 、保持、计数D ：置0、置1、保持、计数 5、下列真值表为JK 触发器的真值表的是（A 、B 为输入）（ ）6、某四位右移寄存器初始并行输出状态为1111，若串行输入数据为1001，则第三个CP 脉冲作用下，并行输出的状态为（ ）A ：1111B ：0111C ：0011D ：1001 7、下列电路中不属于时序电路是（ ）A ：同步计数器B ：数码寄存器C ：译码器D ：异步计数器 8、为了提高电路抗干扰能力，触发脉冲宽度是（ ）A ：越宽越好B ：越窄越好C ：无关的J KC A B C D9、不能完成计数功能的逻辑图为（ ）A B C D 10、如图对该触发器波形图说法正确的是（ ）A ：第1时钟脉冲Q 状态错 CP 1 2 3 4B ：第2时钟脉冲Q 状态错C ：第3时钟脉冲Q 状态错 CPD ：第4时钟脉冲Q 状态对 Q 11、下列说法错误的是A ：JK 触发器的特性方程是Q n+1=J Q n +K Q nB ：n 进制计数器，所计最大十进数为n-1。
(完整版)第21章触发器和时序逻辑电路习题答案
第21章 触发器和时序逻辑电路191、触发器按其工作状态是否稳定可分为( b )。
(a)RS 触发器，JK 触发器，D 触发器，T 触发器；(b)双稳态触发器，单稳态触发器，无稳态触发器；(c)主从型触发器，维持阻塞型触发器。
192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。
(a)置“1”； (b)置“0”； (c)保持原状态。
A193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。
(a)1t ； (b)2t ； (c)3t 。
C S Rt 1t 2t3194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。
(a)200Hz ； (b)400Hz ； (c)100Hz 。
195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。
(a)具有计数功能； (b)置“0”； (c)置“1”。
A196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。
(a)具有计数器功能； (b)置“0”； (c)置“1”。
A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q是“0”的瞬间为( a )。
(a) 1t ； (b)2t ； (c)3t 。
C t 1t 2t 3198、逻辑电路如图所示，它具有( a )。
(a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。
199、逻辑电路如图所示，它具有( b )。
(a)D 触发器功能； (b)T 触发器功能；(c)T'触发器功能。
200、时序逻辑电路与组合逻辑电路的主要区别是( c )。
(a)时序电路只能计数，而组合电路只能寄存；(b)时序电路没有记忆功能，组合电路则有；(c)时序电路具有记忆功能，组合电路则没有。
201、寄存器与计数器的主要区别是( b )。
北工大-触发器和时序逻辑电路选择题
触发器和时序逻辑电路一、单项选择题1.触发器输出的状态取决于( )。
(a)输入信号 (b)电路的原始状态 (c)输入信号和电路的原始状态2.逻辑电路如图所示，当A=“1”，R=“0”时，RS触发器（）。
(a)具有计数功能 (b)置“0” (c)置“1” (d)保持原状态3.逻辑电路如图所示，A=“1”时，RS触发器（）。
(a)具有计数功能 (b)置“0” (c)置“1”6.主从型JK触发器的状态表为( )。
(a) (b) (c)7.逻辑电路如图所示，分析图中J，C的波形。
当初始状态为“0”时，输出Q 是“0”的瞬间为( )。
(a)t1 (b)t2 (c)t39.逻辑电路如图所示，当A=“1”时，C脉冲来到后JK触发器（）。
(a)具有计数功能 (b)置“0” (c)置“1”10.逻辑电路如左下图所示，A=“1”时，C脉冲来到后JK触发器（）。
(a)具有计数功能 (b)置“0” (c)置“1”11.逻辑电路如右上图所示，A=“0”时，C脉冲来到后JK触发器（）。
(a)具有计数功能 (b)置“0” (c)置“1”12.逻辑电路如图所示，A=“0”时，C脉冲来到后D触发器（）。
(a)具有计数器功能 (b)置“0” (c)置“1”13.D触发器的状态表为（）。
(a) (b) (c)14.逻辑电路如图所示，分析C的波形，当初始状态为“0”时，输出Q是“1”的瞬间为（）。
(a)t1 (b)t2 (c)t315.逻辑电路如图所示，A=“1”时，C脉冲来到后D触发器（）。
(a)具有计数器功能 (b)置“0” (c)置“1”17.触发器连接如右上图所示，则具有（）。
(a)T触发器功能 (b)D触发器功能 (c)T'触发器功能18.逻辑电路如图所示，A=“1”时，该逻辑电路具有（）。
(a)D触发器功能 (b)T触发器功能 (c)T 触发器功能23.如果要构成n位二进制计数器，需用双稳态触发器的个数最少为( )。
时序逻辑电路练习题及答案
第五章时序逻辑电路练习题及答案［］分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图［解］驱动方程：丿广心=2, 状态方程：Q；J00" +型0 =型㊉G：厶=©=©, er = +Q-Q"=0 ㊉er ；、=Q、QJ 电Q；Q：l人=G0，K输出方程：Y = Q^由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。
电路可以自启动。
表Q3Q2Q1/YRpi(00 _»_(110)Vo/I J图电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循[]试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出 电路的状态转换图。
A 为输入逻辑变量。
>C1il 1D |y >ci p-1CP1Q2图[解]_驱动方程：D] = AQ 2, D 2 = AQ.Q 2 状态方程：ft"1=,0广=4議=4（0；'+0"）由状态方程可得状态转换表，如表所示；由状态转换表町得 状态转换图，如图所示。
电路的逻辑功能是:判断A 是否连续输入四个和四个以上“1” 信号，是则Y=l,否则Y=0。
Q2Q1 A/Y佗0Y0 0 0 0 10 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 1 00 1 0 1 0 10 0[] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画 出电路的状态转换图，检查电路能否自启动。
r-0Q1TF1^=O->C1 1KCP［解］J严殛3, K 严1；J 2=Q lt K 严玆;=巫・g ； er 1= ae 2+me 2;丿3 = Q1Q29 位=Q 2Qr=Q.QA^QAY= O2O3电路的状态转换图如图所示，电路能够自启动。
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触发器和时序逻辑电路测试题
（十二章，十三章）
一、填空题
1、存放N为二进制数码需要_______个触发器。
2、一个四位二进制减法计数器状态为_______时，在输入一个计数脉冲，计数状
态为1111，然后向高位发_____信号。
3、时序逻辑电路在结构方面的特点是;由具有____逻辑门电路和具有______的
触发器两部分组成。
4、十进制计数器最少要用______个触发器。
5、用N个触发器可以构成存放_______位二进制代码寄存器。
6、在数字电路系统中，按逻辑功能和电路特点，各种数字集成电路可分位
________逻辑电路和_________逻辑电路两大类。
7、8421BCD码位1001，它代表的十进制是_________。
8、8421BCD码的二一进制计数器当前计数状态是1000，再输入三个计数脉冲，
计数状态位________。
9、数码寄存器主要由______和______组成，起功能是用来暂存_______数码。
10、同步计数器各个触发器的状态转换，与________同步，具有______特点。
11、寄存器在断电后，锁存的数码_______。
12、4个触发器构成8421BCD码计数器，共有______个无效状态，即跳过二
进制数码_________到______6个状态。
二、判断题、
1、移位寄存器每输入一个脉冲时，电路中只有一个触发器翻转。
（）
2、移位寄存器即可并行输出也可串行输出。
（）
3、右移寄存器存放的数码将从低位到高位，依次串行输入。
（）
4、八位二进制能表示十进数的最大值是256. （）
5、表示一位十进制数至少需要二位二进制。
（）
6、触发器实质上就是一种功能最简单的时序逻辑电路，是时序逻辑存储记忆的基础。
（）
7、数码寄存器存放的数码可以并行输入也可以串行输入。
（）
8、显示器属于时序逻辑电路类型。
（）
9、计数器、寄存器和加法器都属于时序逻辑电路。
（）
10、时序逻辑电路具有记忆功能。
（）
11、用4个触发器可构成4位二进制计数器。
（）
12、同步时序电路由组合电路和触发器两部分组成。
（）
13、组合电路不含有记忆功能的器件。
（）
14、时序电路不含有记忆功能的器件。
（）
15、同步时序电路具有统一的时钟CP控制。
（）
16、异步时序电路的各级触发器类型不同。
（）
17、时序逻辑电路与组合逻辑电路的最大区别在于，它具有存储和记忆功能。
（）三、选择题
1．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
2．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
3．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用个触发器。
A.2
B.3
C.4
D.10
4、对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=（）。
A.0
B.1
C.Q
D.
5、对于D触发器，欲使Q n+1=Q n，应使输入D=（）。
A.0
B.1
C.Q
D.
6、对于JK触发器，若J=K，则可完成（）触发器的逻辑功能。
A.RS
B.D
C.T
D.Tˊ
7、下列触发器中，克服了空翻现象的有（）。
A.边沿D触发器
B.基本RS触发器
C.同步RS触发器
D.主从JK
触发器
8、同步计数器和异步计数器比较，同步计数器的优点是（）。
A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟CP控制。
9、N个触发器可以构成最大模值为（）的计数器。
A.N
B.2N
C.N2
D.2N
10、一位8421BCD码计数器至少需要（）个触发器。
A.3
B.4
C.5
D.10
11、采用串行输入/串行输出的8位移位寄存器，时需经（）个脉冲后，8位数码才能全部移出寄存器中。
A.7
B.8
C.15
D.16
四、分析题
1：触发器和门电路的区别。
2、时序逻辑电路的组成和逻辑功能。
3、分析图P7-1所示时序电路的逻辑功能，设初始状态为Q = 0，
4、分析如图P7-3时序逻辑电路的功能，设触发器初始状态为0，试写出：画出状态转换图时序图和波形图
Q Q 31计数脉冲
清零脉冲
图P7-3
3题参考答案
解：（1）D 触发器的特性方程：D Q
n =+1将各触发器的驱动方程代入，即得电路的状态方程：
（2）计算、列状态表：
（3）画状态图、时序图：
（4）电路功能：由状态图可以看出，在时钟脉冲CP 的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。