CMOS版图设计
CMOS数字IC的版图设计
四、CMOS电路版图设计对布线和接触孔 电路版图设计对布线和接触孔 的特殊要求
（1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD ） 引线，减小横向电流密度和横向电阻RS、RW。 采用接衬底的环行VDD布线。 增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。 对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加 并行电流通路。 尽量使VDD、VSS接触孔的长边相互平行。 接VDD的孔尽可能离阱近一些。 接VSS的孔尽可能安排在阱的所有边上（P阱）。
Metal 2
input output
8. 金属线2——做金属连线，封闭图形处保留铝 金属线 做金属连线， 做金属连线
inverter： ： Schematic: Layout:
input
VDD m1 m2 GND VDD
output GND m2 m1
须解释的问题： 须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧化 层，在这区域中可做N型和P型各种晶体管，此区 一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4.4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有源 区要大些。
P-diffusion N-diffusion Polysilicon Metal contact
Process
field oxide
field oxide
field oxide
2) Simplified CMOS Process Flow
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
精品PPTCMOS版图
基本IC单元版图设计 – CMOS layout
器件尺寸设计：SPICE - SPICE: Simulation Program for ICs Emphasis 利用SPICE去确定器件尺寸。
SPECS电路规范
mathematical model
SPICE
device size
schematic
on
off
D
input signal of A
基本IC单元版图设计 – CMOS layout
器件尺寸设计：大尺寸器件的设计
- 寄生栅电阻可减慢寄生电容的充放电速度,即存在一个 RC时间常数。
- 晶体管的长度，即沟道长度，决定了晶体管开关的速 度，因此，栅的长度是不允许改变的，同时，也必须 维持相同的有效栅宽。
连接后： 缺点：浪费了大量的空间。
好的连接办法：源和漏互换
对第二个和第四个晶体管进行左右翻转，两个B点彼此相对， 两个A点彼此相对。将相对的源漏区合并，这些合并的区域既 可以是一个晶体管的源，同时也可以是另一个晶体管的漏。
练习题：
如果是被同一根线进行连接，则可以类似源漏共用那 样进行共用，如果一个是A，另一个是B则不能。如 下电路图，那些可以共用，试着画出版图。
经验法则：如果需要分配电压是(如开关某些 器件)，可以利用多晶硅，如果需要分配电流， 则采用金属。
可采用多晶硅作为内连线，但通常仅限于连接 栅，因为栅上电流小。
图形关系
总结
在本章学到以下内容： 1.模型、计算机模拟的原理图与参数规范； 2.确定器件尺寸； 3.通过分裂器件减小寄生电阻； 4.更好的适用的技术； 5.作为设计工具的棒状图； 6.借助钳位与连接释放电压； 7.避免固有的衬底二极管正偏； 8.原理图、棒状图和器件之间的关系； 9.源漏共用；
CMOS反相器版图设计
XXXXXXX实验报告课程名称：集成电路设计实验名称：CMOS反相器版图设计学号姓名：指导教师评定：____________________________ 签名：_____________________________一、实验目的1、了解集成电路版图设计流程。
2、利用L-Edit 进行NMOSFET 版图设计。
3、利用L-Edit 进行CMOS反相器设计。
二、实验器材计算机一台，Tanner L-Edit软件三、实验原理CMOS 反相器由PMOS 和NMOS 晶体管组成，利用PMOS晶体管版图和NMOS 晶体管版图可以完成COMS反相器版图的设计。
四、实验步骤1、设计PMOS晶体管版图。
2、设计N MOS晶体管版图。
3、设计CMOS反相器版图：（1）启动版图编辑器L-Edit。
（2）新建文件。
新建一个Layout 文件，文件的设置信息可以从前面创建的文件中复制。
(3) 对文件进行重命名。
将L-Edit 编辑器默认的文件名Layout 改为Inverter。
(4) 设置格点与坐标。
格点与坐标的设定方式与创建PMOS 晶体管时设定的方法一致。
(5) 调用PMOS 和NMOS 晶体管作为例化单元。
使用Cell---Instance 命令来调用PMOS 单元。
在出现的Select Cell to Instance 对话框中，通过点击Browse按钮浏览到“MOS”文件，可以看到该文件下面有PMOS 和NMOS 两个单元，点击PMOS，然后点击“OK”，可以看到Inverter 文件cell0 单元的版图已经添加了PMOS 单元。
利用同样的方法，可以将NMOS 单元也添加进来。
(6) 连接PMOS 和NMOS 晶体管的栅极。
从CMOS 反相器电路可知，PMOS晶体管和NMOS 晶体管的栅极要连在一起作为反相器的输入端，所以在放置这两个晶体管的时候可以将两者的栅极对准，以便连接。
具体操作是，选择Layer的多晶硅(Poly)层和方框绘图工具后，在版图区域中画一个宽度与晶体管栅极相等的多晶硅矩形，如图1 所示。
毕业设计(论文)-cmos运算放大电路的版图设计[管理资料]
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目录摘要 (3)第一章引言 (3)§ (3)§ CMOS 电路的发展和特点 (5)第二章CMOS运算放大器电路图 (8)§Pspice软件介绍 (8)Pspice运行环境 (12)Pspice功能简介 (12)§CMOS运算放大器电路图的制作 (14)§小结 (20)第三章版图设计 (20)§L-EDIT软件介绍 (20)§设计规则 (21)§集成电路版图设计 (24)PMOS版图设计 (24)NMOS版图设计 (27)CMOS运算放大器版图设计 (27)优化设计 (32)第四章仿真 (40)§DRC仿真 (41)§LVS 对照 (42)第五章总结 (48)附录 (50)参考文献 (52)致谢 (53)摘要介绍了CMOS运算放大电路的版图设计。
并对PMOS、NMOS、CMOS运算放大器版图、设计规则做了详细的分析。
通过设计规则检查（DRC）和版图与原理图对照（LVS）表明，此方案已基本达到了集成电路工艺的要求。
关键词：CMOS 放大器 NMOS PMOS 设计规则检查版图与原理图的对照AbstractThe layout desigen of CMOS operation amplifer is presented in this the layouts and design rules of PMOS,NMOS, and CMOS operation amplifer. The results of design rule check(DRC)and layout verification schmatic(LVS) shown that the project have already met to the needs of IC fabricated processing. Keywords: CMOS Amplifer NMOS PMOS DRC LVS第一章引言1．1 集成电路版图设计的发展现状和趋势集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目。
CMOS模拟集成电路版图设计课程大纲
CMOS模拟集成电路版图设计课程大纲第一讲CMOS模拟集成电路版图基础⏹CMOS模拟版图概述⏹CMOS模拟集成电路版图的定义⏹CMOS模拟集成电路版图设计流程❑版图规划❑版图设计实现❑版图验证❑版图完成⏹CMOS模拟集成电路版图设计工具第二讲模拟集成电路版图器件与互连⏹概述⏹器件❑MOS管❑电阻❑电容❑电感❑三极管⏹互连❑金属（第一层金属，第二层金属……）❑通孔第三讲寄生参数⏹概述⏹寄生电容⏹线电阻压降（IR drop）⏹寄生电感⏹连线寄生模型⏹MOS管寄生效应第四讲器件匹配⏹概述⏹指状交叉法线⏹共质心法⏹虚拟器件⏹MOS晶体管匹配⏹电阻匹配⏹电容匹配⏹差分线布线⏹器件匹配总则第五讲设计规则⏹概述⏹工艺库中各类器件的层信息⏹设计规则细则⏹工业标准的基本数据格式第六讲验证⏹设计规则检查（DRC）Design Rule Check⏹版图与电路图的对照（LVS）Layout Versus Schematic⏹电气规则检查（ERC）Electrical Rule Check⏹天线规则检查（ANT）⏹静电放电检查（ESD）第七讲可靠性设计⏹天线效应⏹闩锁效应⏹静电放电保护（Electro-Static Discharge ，ESD）⏹数模混合集成电路版图设计第八讲工艺设计工具包（PDK）⏹ 1.PDK名称的涵义⏹ 2.PDK中包含的内容● 2.1 IO lib2.1.1 GDS文件的导入操作2.1.2 网表导入2.1.3 IO使用文档介绍● 2.2 SMIC_13_PDK_v2.6_20142.2.1 Smic13mmrf_1233文件夹2.2.2 model 文件夹2.2.3 Calibre 文件夹● 2.3 SMIC_13_TF_LG_LIST_2014122.3.1 Standard cell Timing lib2.3.2 Calview.cellmap2.3.3 Standard cell netlist及网表导入操作2.3.4 Ant rule （天线规则）第九讲Cadence spectre概述与操作界面⏹Cadence spectre 概述⏹Cadence spectre的特点⏹Cadence spectre的仿真设计方法⏹Cadence spectre与其他EDA软件的连接⏹Cadence spectre的基本操作第十讲Spectre窗口和库元件⏹模拟设计环境（Analog Design Environment）⏹波形显示窗口（Waveform）⏹波形计算器（Waveform Calculator）⏹Spectre库中的基本器件第十讲Cadence Virtuoso版图设计工具⏹Cadence Virtuoso概述⏹Virtuoso 界面介绍⏹Virtuoso 基本操作第十一讲Mentor Calibre版图验证工具⏹Mentor Calibre版图验证工具概述⏹Mentor Calibre版图验证工具调用⏹Mentor Calibre DRC验证⏹Mentor Calibre LVS验证⏹Mentor Calibre寄生参数提取(PEX)第十二讲版图设计与验证流程实例⏹设计环境准备⏹反相器链电路的建立和前仿真⏹反相器链版图设计⏹反相器链版图验证与参数提取⏹反相器链电路后仿真⏹输入输出单元环设计⏹主体电路版图与输入输出单元环的连接⏹导出GDSII文件。
版图设计简要
3.关于SAB与HV
3.1
SAB：
SAB区是防止salicide的层次。 SILICIDE就是金属硅化物，是由金属和硅经过物理－化学反应形成的一 种化合态，其导电特性介于金属和硅之间，是用来降低POLY上的连接 电阻。而POLYCIDE和SALICIDE则是分别 指对着不同的形成SILICIDE的工艺流程，下面对这两个流程的区别简述 如下：
2.CMOS版图设计注意
2.2
版图设计注意事项
2.2.1．功率管版图设计 功率输出级的晶体管及其驱动级驱动管的宽长比 W/L 都 很大，这意味着非常长的栅连接，而多晶硅线又是高电阻， 它降低了开关性能。解决办法： （1）并联许多小的晶体管，源漏区多加接触孔； （2）环形或螺旋形连接。
3.关于SAB与HV
先把TO打开，做厚栅氧，其中场氧厚度约为3000~4000A，厚栅氧的厚 度大约在300A，然后在高压mos管的厚栅氧上做HV，主要是保护厚栅 氧，以免其在后续的工艺中受到损伤。
3.关于SAB与HV
HV作为黑板，在做完HV后，把暴露在外面的厚栅氧漂净，其中场氧也 会受到影响，但是3000~4000A的厚度被漂掉300A（厚栅氧的厚度）， 可以忽略不计。漂净后，继续淀积薄栅氧（大约100A），以此分开高压 mos管的栅氧与其他管子的栅氧。
2.CMOS版图设计注意
宽长比较大的几种管子可以采用叉指结构如图1所示，也可以使用环形 的设计方法如图2所示。在这两种方法里面，通过利用低电阻的金属线 连接短的多晶硅部分来减少栅极电阻。以上的各种方法，与工艺支持有 关。
2.CMOS版图设计注意
2.2.2.seal ring 在版图完成之后，在每个芯片四周环绕一圈seal ring可以起到保护和 隔离芯片的作用。这个seal ring 通过金属－连接孔－扩散的方式连接到 衬底并且接VSS电位。对于芯片面积小于8000um×8000um的电路，在 seal ring与主芯片之间需要10um的间隔区域，而对于芯片面积大于 8000um×8000um的电路，则需要15um的间隔区域。 2.2.3.保护环 为了减少闩锁发生，对mos管需要添加保护环，特别是I/O口的管子， 最好是加双环。添加保护环需要注意以下几个问题。 （1）对NMOS来说，加P型保护环；对于PMOS来说，加N型保护环。 （2）N型保护环必须由N阱构造通过N+扩散同VDD相连；P型保护环则 须由P阱和P+扩散同Vss相连。 （3）相同类型和不同类型的保护环之间的最小间距需要参考相应的器 件隔离规范。
实验十一：CMOS传输门的版图设计
实验十一：CMOS 传输门的版图设计一、实验目的1．熟练使用L-Edit 软件； 2．熟悉设计规则； 3．了解版图设计流程。
二、预习要求1．了解不同颜色代表的不同图层； 2．了解设计规则；3．了解传输门布局图结构形式。
三、实验内容1．使用L-Edit 编辑CMOS 传输门的版图； 2．进行DRC 检查； 3．导出SPICE 文件；4．使用T-SPICE 仿真，验证版图是否正确； 5．分析仿真结果。
四、实验报告要求实验报告包括以下内容：1．CMOS 传输门的电路图和完整版图 2．在进行DRC 检查过程中出现的错误； 3．导出的SPICE 文件； 4．T-SPICE 仿真结果； 5．试验中的心得与体会。
五、CMOS 传输门1．真值表：2．逻辑表达式：CA+CX YC A Y 0 0 X 0 1 X 1 0 0 111A Y5．波形图：六、操作步骤：1．新建文件夹：在电脑E盘新建文件夹，文件夹名为ex11。
2．打开L-Edit软件：在桌面上双击L-Edit v13.0快捷键，打开L-Edit v13.0软件，如图所示。
3．另存新文件：选择File——Save As命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存储目录（存储在刚才新建的文件夹ex11中），在“文件名”文本框中输入新文件名称，例如：ex11。
4．取代设定：选择File——Replace Setup命令，单击出现的对话框的From file下拉列表右侧的Browser按钮，选择d:\My Documents\Tanner EDA\Tanner Toolsv13.0\L-Edit and LVS\SPR\Lights\Layout\lights.tdb文件，如图所示，再单击OK按钮。
接着出现一个警告对话框，按确定按钮，就可将lights.tdb文件的设定选择性应用在目前编辑的文件，包括格点设定、图层设定等。
5．重新命名：将Cell0的名称重新命名，可选择Cell——Rename命令，打开Rename Cell Cell0 对话框，将cell0名称改成CMOSTG。
CMOS版图
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
可以进行全自动版图设计的EDA工具主要有 Cadence公司的SE、Synopsys的Apollo 等。
第4章 CMOS版图
2．半自动设计
版图的半自动设计是指在计算机上利用 符号进行版图输入，符号代表不同层版的 版图信息，然后通过自动转换程序将符号 转换成版图。
第4章 CMOS版图
3．人工设计
版图的人工设计主要应用在模拟集成电路的 版图设计、版图单元库文件的建立和全定制数字 集成电路设计中。模拟集成电路因其复杂而无规 则的电路形式(相对于数字电路而言)，故在技术 上只适宜于采用全定制的人工设计方法；
第4章 CMOS版图
➢版图设计的流程是由设计方法决定的。版图设计 方法可以从不同的角度进行分类，如果按照自动化 程度，大致可分为三类：全自动设计、半自动设计 和手工设计。
版图设计的一般流程： 1、把整个电路划分成若干个模块； 2、对版图进行规划，确定各个模块在芯片中的具体 位置；完成各个模块的版图及模块之间的互连； 3、对版图进行验证。
➢在这种设计方法下，计算机只作为绘图与规则验证 工具而起辅助作用，对所设计的版图的每一部分， 设计者都要进行反复的比较、权衡、调整和修改， 要求得到最佳尺寸的元器件、最合理的版图布局和 路径最短的互连线等。
➢人工设计在获得最佳芯片性能的同时，也因为芯片 面积最小而大大降低了每个芯片的生产成本，但其 设计周期要比自动和半自动设计方法长。
CMOS反相器的版图设计
CMOS反相器的版图设计实验一:CＭOS反相器得版图设计一、实验目得１、创建CＭOS反相器得电路原理图(Schemａtｉc)、电气符号(ｓｙｍbol)以及版图(layout);2、利用’gｐｄk09０’工艺库实例化MOS管;３、运行设计规则验证(Deｓign RulｅCheｃk,DRC）确保版图没有设计规则错误。
二、实验要求1、打印出完整得CＭＯS反相器得电路原理图以及版图;2、打印CMOＳ反相器得DRC报告。
三、实验工具Vｉrｔuosｏ四、实验内容1、创建ＣMOS反相器得电路原理图;２、创建CMOS反相器得电气符号；3、创建CＭＯＳ反相器得版图;４、对版图进行DRC验证。
1、创建CＭＯS反相器得电路原理图及电气符号图首先创建自己得工作目录并将/homｅ/ｉｃcad/cds、lib复制到自己得工作目录下(我得工作目录为/hoｍｅ／iccad/iclaｂ),在工作目录内打开终端并打开viｒtuoso(命令为iｃfｂ&）、在打开得ｉcfb –log中选择ｔoｏｌs－>ＬibraryＭaｎager,再创建自己得库,在当前得对话框上选择Ｆile－＞New－＞Librａｒｙ，创建自己得库并为自己得库命名(我得命名为lab1),点击OK后在弹出得对话框中选择Attach ｔo ａn ｅxiｔｉｎg ｔechｆｉle并选择gpd ｋ０90＿v4、6得库,此时Library ｍanager 得窗口应如图1所示:图１创建好得自己得库以及iｎv创建好自己得库之后,就可以开始绘制电路原理图,在Ｌｉbraｒy ｍaｎaｇer 窗口中选中lab1,点击Ｆｉle->New－>Cｅll ｖｉｅｗ,将这个视图命名为inv(ＣMOＳ反相器)。
需要注意得就就是Libraｒy Na ｍｅ一定就就是自己得库,Vｉew Ｎａmｅ就就是ｓcheｍａtic,具体如图２所示:图２inv电路原理图得创建窗口点击OＫ后弹出ｓｃhｅｍatic eｄiｔing得对话框,就可以开始绘制反相器得电路原理图(ｓcheｍatic vｉew)。
CMOS电路版图设计
版图(Layout)是集成电路设计者将设计并模拟 优化后的电路转化成的一系列几何图形，它包含 了集成电路尺寸大小、各层拓扑定义等有关器件 的所有物理信息。 集成电路制造厂家根据这些信息来制造掩膜。 版图的设计有特定的规则，这些规则是集成电路 制造厂家根据自己的工艺特点而制定的。因此不 同的工艺，就有不同的设计规则。设计者只有得 到了厂家提供的规则以后，才能开始设计。版图 在设计的过程中要进行定期的检查，避免错误的 积累而导致难以修改。很多集成电路的设计软件 都有设计版图的功能。
PMOS俯视图
NMOS和PMOS版图（续）
图中多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区 (Active)共同形成N型有源区，P+扩散和有源区共同形成 P型有源区。有源区分别在栅极两侧构成源区(S)和漏区 (D)。源区和漏区又分别通过接触孔(Contact)与第一层金 属(Metal1)连接构成源极和漏极。 MOS管的可变参数为：栅长(gate_length)、栅宽 (gate_width)和栅指数(gates)。 栅长(gate_length)指栅极下源区和漏区之间的沟道长度 。 （如：某种工艺最小值为2lambda=0.4μm） 栅宽(gate_width)指栅极下有源区(沟道)的宽度。（如：某 种工艺最小栅宽为3 lambda=0.6μm） 栅指数(gates)指栅极的个数。
NMOS 工 艺 流 程
P阱CMOS工艺流程
NMOS和PMOS版图
Poly 2 1 1 2 3 1.5 Active 1.5 N_plus_select
Contact
Metal1
NMOS俯视图
4
N_well Poly
2 1 1.5
CMOS模拟集成电路设计-ch18版图
减小衬底耦合效应的措施
地反射（续） 衬底应与那个“地”相连？
与瞬态电流以及LA、LD的大小决定。
减小衬底耦合效应的措施
地反射（续）
由于地反射，单端输入的参考电位 会受到严重影响。可采用差动的工 作方式。
S: 间距
Spacing should be as small as possible.
S – L ↓ as mutual inductance decreases.
Use minimum metal spacing in the technology
N: 圈数
Use a value that gives a layout convenient to work other parts of circuits
Poly-poly (option)
Metalmetal
Metalsubstrate
Metalpoly
Polysubstrate
Junction capacitors
Capa. [aF/mm2]
5300 1000
50 30~40 50~60
120 ~1000
VC [ppm/V]
huge 10 20
big
A good design usually has D < 200 mm
W: 线宽
Medal width should be as wide as possible. W – Q as Rs However, W > Wopt, skin effects appear in metal traces, increasing Rs. A good design uses 10 mm < W < 20 mm
集成电路版图基础-CMOS版图篇01
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
第九章----版图设计实例
(2) 带置位端的D触发器
电路图 版图
特点：器件仍分 为4层，CP和CPb也 位于上下两边，并且 在CP多晶的上方增 加一条水平的多晶作 为复位（R）。CPb 线在水平和垂直方向 的连接采用金属过渡。 主触发器采用钟控或 非门，节省一根金属 连线。
4. CMOS放大器
(4) 与或非门(AOI)
电路图
版图
提示：设计AOI或OAI的版图，一定要熟练掌握MOS管串联和并联的画法后进行， 看清每个MOS管的输入信号，用棍棒图画出草图后再画版图。
(5) 或与非门（OAI)
电路图
版图
提示：对比AOI和OAI电路图和版图的区别和画法，巩固和熟练掌握CMOS复联 电路版图的画法。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四 个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极 要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
为了实现对称，将M5也分割为M5a和M5b。
电路图
五个器件的布局
分割输入器件实现四方交叉：将M3变为M3a和M3b，M4变为M4a和M4b，就可 以实现四方交叉，保证输入器件的对称性。
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电流完全在
M3，当差分信号关断时，M3关断M4接通，整个电流又完全在M4，信号每摆动 一次就切换一次，为了承受这一电流，在M3和M4之间的金属线需要达到一定的 宽度，采用二条金属线连接M3和M4的源极，并且从M4b和M3b的中间向下，这 样，M3导通时电流将通过M3a和M3b，即它的两半把电流向下送到中心导线。
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第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
例如检查在版图上每条金属线的宽度和间距以保证它们不违反所规定的最小值。
通过DRC保证该设计在生产工艺的限度范围内，可被制造出来。
8/789/78除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。
这就需要用ERC 检验步骤来加以防范。
为了进行ERC 的验证，首先应在版图中将各有关电学节点做出定义。
如将电源、接地点、输入端、输出端分别给出“节点名”。
电气规则检查（ERC ：Electrical Rule Check ）5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化10/78设计规则（DR，Design Rules）的含义⏹由于器件的物理特性和工艺的限制，芯片上物理层的尺寸和版图设计必须遵守的特定规则。
⏹这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
⏹因此不同的工艺，就有不同的设计规则。
⏹设计人员与工艺人员之间的接口与“协议”。
⏹版图设计必须无条件服从的准则。
11/7812/78设计规则的制约因素–1：工艺误差曝光波长：不能精确成像比波长小的尺寸。
显影：光衍射导致边缘模糊化。
刻蚀：横向刻蚀，使边缘加粗。
注入与扩散：横向注入导致n+/p+区沿水平方向有不期望的扩大。
显影：通过碱液作用，将未发生光聚合反应的感光材料冲掉。
13/78设计规则的制约因素–2：电学考虑串扰：两导线间距过小，存在的寄生电容耦合会引起导线间的相互扰动。
电迁移：铝线过细、电流密度过大时，铝原子从一端移到另一端的现象。
有关电迁移见书本P90避免电迁移的措施：1. 铝中混入铜元素2. 加宽铝线14/78设计规则的制约因素–3：封装与应用考虑焊盘面积：应足够大，保证可靠键合。
焊盘下面的器件要求：键合时可能损伤下面器件。
芯片边缘：划片时不能损伤到芯片内部电路。
静电保护：ESD, Buffer的尺寸通常较大。
设计规则与性能和成品率之间的关系⏹一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。
⏹规则越保守，成品率越高，但芯片面积越大，单颗芯片成本越高。
⏹规则越激进，芯片面积越小，成本越低，电路速度越快，但电路失效的几率越大。
15/78设计规则的分类•最小线宽Minimum Width•最小间距Minimum Spacing•最小延伸Minimum Extension•最小包围Minimum Enclosure•最小覆盖Minimum Overlay16/78基本定义17/7818/78最小宽度与最小间距(1)多晶线最小宽度多晶线最小间距19/78最小宽度与最小间距(2)20/78最小包围有源区接触窗口距离有源区周边的最小距离当一个特征图形必须放置在芯片表面上已经形成的特征图形的内部时，就必须遵守离最小包围这一规则。
最小延伸它要求图形的一部分必须延伸到一个已有的边界沿之外21/7822/78常见工艺误差两层掩模未对准→相邻工艺层短路或开路灰尘→工艺层有效宽度减少横向扩散→沟道有效长度缩短23/78违背设计规则带来的问题(1)若两层掩模未对准会产生问题。
如金属塞图形与n+区未对准会导致金属－p 衬底之间发生短路24/78违背设计规则带来的问题(2)符合设计规则不符合设计规则→源、漏短路5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化25/785.3 基本工艺层版图⏹基本的掩膜工序为：从p型衬底开始☐n阱（nWell）☐有源区（Active）☐多晶（Poly）☐p选择（pSelect）}掺杂区☐n选择（nSelect）☐有源区接触（Active contact）☐多晶接触（Poly contact）☐金属1（Metal1）☐通孔（Via）☐金属2（Metal2）☐覆盖玻璃（Overglass）/ 钝化层（Passivation）⏹各层可以按任何次序绘制26/7827/785.3 基本工艺层版图n 阱（nWell)截面图掩膜组相邻n 阱之间的最小间距n 阱最小宽度（数字电路）28/785.3 基本工艺层版图有源区相邻有源区边与边之间的最小间距有源区最小宽度截面图有源区图形器件建立在有源区上，除去FOX （场氧，用于器件电隔离）的区域是有源区。
，以及衬底和阱的欧姆接触29/785.3 基本工艺层版图掺杂硅区: n+有源区至nSelect 的最小距离有源区最小宽度截面图掩膜组，以及衬底和阱的欧姆接触n+=(nSelect)(Active)30/785.3 基本工艺层版图掺杂硅区:p+有源区至pSelect 的最小距离pSelect 至nWell 的最小间距截面图掩膜组p+=(pSelect)(Active)31/78⏹多晶POLY 跨越n+或p+时，形成MOSFET ；⏹POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有自对准作用。
对多晶的基本设计规则p w =多晶的最小宽度=多晶到多晶的最小间距p p s nFET 结构5.3 基本工艺层版图多晶硅32/785.3 基本工艺层版图多晶硅33/785.3 基本工艺层版图nFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度34/785.3 基本工艺层版图pFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度35/785.3 基本工艺层版图实际尺寸与设计尺寸的差别设计（画出）的版图最终制造出的结果5.3 基本工艺层版图版图尺寸≠最终尺寸⏹版图尺寸（设计值）≠芯片的最终尺寸（有效值）☐FET沟道长度（注入退火步骤期间的横向掺杂导致沟道长度变短）设计值L=多晶硅的线宽wp有效值Leff=L-△L< w p☐FET沟道宽度（生长场氧引起有源区减少使沟道宽度变小）设计值W=有源区宽度wa有效值Weff=W-△W< w a⏹精确分析FET特性时应使用：Leff 、Weff、Weff/ L eff不要用：L、W、W/ L36/785.3 基本工艺层版图有源区接触有源区接触（Active Contact）－硅与互连金属的接触接触孔垂直方向的尺寸接触孔水平方向的尺寸有源区接触与有源区边缘之间的最小间距截面图一般情况的掩膜组37/7838/785.3 基本工艺层版图金属层:与有源区接触Metal1至有源区接触的最小间距Metal1线的最小宽度金属塞截面图一般情况的掩膜组39/785.3 基本工艺层版图金属层: 多接触孔为减少金属与硅之间的接触电阻，可采用多个接触孔并联的形式有源区对金属的覆盖余量金属对接触孔的覆盖余量相邻接触孔之间的最小间距接触孔边长若单个接触孔的接触电阻为接触孔边长R c ，则N 个接触孔并联的接触电阻为R c,eff =R c /N40/785.3 基本工艺层版图金属层:与源/漏接触有源区至多晶的最小间距多晶至有源区接触的最小间距5.3 基本工艺层版图金属层:与多晶接触多晶与Metal1的连接多晶对接触孔的最小覆盖余量Metal1与Metal1的最小间距多晶接触孔的最小边长41/785.3 基本工艺层版图通孔和多层金属通孔（Via)－形成相邻两层金属之间的互连通孔与Metal1边之间的最小间距相邻Metal2边之间的最小间距通孔的边长通孔与Metal2边之间的最小间距Metal2的最小宽度42/7843/785.3 基本工艺层版图串联的nFET多晶与多晶之间的最小间距44/785.3 基本工艺层版图并联的nFET并联的nFET沟宽不同的两个nFET串联一条栅的边与有源区边界改变处之间的距离当采用公共的有源区形成具有不同W值的FET时，需要引入另一条设计规则。
多晶至有源区的间距sp-a是指一条栅的边与有源区边界改变处之间的距离。
45/7846/78闩锁(Latch-up)现象闩锁时的电流路径四层pnpn 器件的特性47/78CMOS 闩锁效应由于寄生的可控硅效应引起CMOS 电路的电源和地之间的短路，使CMOS集成电路失效。
闩锁的起因：T1和T2的基区分别耦合到M1、M2的源区，源端的电压摆动会向N 阱或者衬底注入相当大的电流，引发闩锁。
特别是大的数字电路输出缓冲器（反相器）容易发生闩锁效应。
因为其漏极结电容大，容易向衬底注入大电流，或者由于地线上产生瞬间大电压而使源衬PN 结正偏，向衬底注入大电流。
48/78防止闩锁效应的版图如何防止闩锁？CMOS闩锁效应⏹防止latch-up的方法：1.使N沟器件远离N阱，减小横向NPN管的 值；但会使芯片面积增大。
2.使R nwell和R psubs尽量小；☐使用尽量多的阱接触孔和衬底接触孔；☐对于大电流器件使用保护环：PMOS管周围加接电源的N+保护环；NMOS管周围加接地的P+保护环；3.SOI工艺、双阱工艺采用不直接在衬底上制造管子的非体硅CMOS工艺，如绝缘体上硅（SOI）不形成pnpn。