EDA课程设计--任意波形发生器

EDA课程设计--任意波形发生器

E

D

A

大

作

业

学院：电子信息学院

专业：通信专业102班

姓名：许文博

学号：41003030210

EDA技术概述

EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。

任意波形信号发生器的概述

随着信息科技的发展，波形发生器在科技社会等多个领域发挥着越来越重要作用。采用EDA技术利用MAX+PLUSII软件平台,设计的多功能波形发生器系统,大大简化其结构,降低成本,提高了系统的可靠性和灵活性。设计中运用计数器，数据选择器，对所需的频率进行选择和同步。使用宏功能模块存储波形。然后多波形进行幅度的选择。产生满足需要的不用频率和幅度的波形。

任意波形产生器构成：

上图为任意波形发生器的构成图，sel为控制波形输出。

Kk为分频模块，与k步长调整波形输出的频率。输出8位数字信号经过D/A转换输出负波形，再经过1：1比例反向放大器输出正向波形，施密特触发电路输出方波然后经测频模块由数码管显示出频率。

仿真产生的波形如下：

正弦波

三角波

方波

示波器显示如下图：

方波

三角波

正弦波

电路模块组成部分：

分频模块

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CT74161 IS

PORT(clk : IN STD_LOGIC;

clk_div2 : OUT STD_LOGIC;

clk_div4 : OUT STD_LOGIC;

clk_div8 : OUT STD_LOGIC;

clk_div16 : OUT STD_LOGIC);

END CT74161;

ARCHITECTURE rtl OF CT74161 IS

SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

PROCESS(clk)

BEGIN

IF (clk'EVENT AND clk='1') THEN

IF(count="1111") THEN Count <= (OTHERS =>'0');

ELSE

Count <= count +1;

END IF ;

END IF ;

END PROCESS;

clk_div2 <= count(0);

clk_div4 <= count(1);

clk_div8 <= count(2);

clk_div16 <= count(3);

END rtl;

频率选择模块

library ieee;

use ieee.std_logic_1164.all;

entity tiaopin is

port(s1,s0: in std_logic;

a,b,c,d: in std_logic;

y: out std_logic);

end tiaopin;

architecture one of tiaopin is

signal s: std_logic_vector(1 downto 0);

signal y_temp: std_logic;

begin

s<=s1&s0;

process(s1,s0,a,b,c,d)

begin

case s is

when "00"=>y_temp<=a;

when "01"=>y_temp<=b;

when "10"=>y_temp<=c;

when "11"=>y_temp<=d;

when others=>y<='X';

end case;

end process;

y<=y_temp;

end one;

波形选择模块

library ieee;

use ieee.std_logic_1164.all;

entity DECODER is

port(a0,a1,a2,s0,s1,s2:in std_logic;

y0,y1,y2,y3,y4,y5,y6,y7:out std_logic); end DECODER;

architecture ymq of DECODER is

signal a:std_logic_vector(2 downto 0);

begin