一种Viterbi译码器的FPGA实现

砍４
吞吐率要求。 译码器的硬件实现可以 采用串行或者并行方式。 串行方式可以 通过对硬件单元的复用降 低电 路设计门数， 适合于Ｋ值较大的 情况， 但降低了数据的吞吐量。 同样基于数据吞吐率的 要求， 在 译码器的实现中，采用了全并行方式。 电 ２ Ｃ 单元、 路主要由３ 个Ａ Ｓ 全局路径比 较和回溯逻辑组成。一个Ａ Ｓ Ｃ 单元由４ 个加法器、
元。对于约束长度Ｋ ７ 译码，总计需３ 个蝶形单元。 ＝的 ２ 对于译码码元的输出， 根据编码方采取的 策略， 有两种不同的 方式： １ 编码端采用固定长度的数据块。 、 在每一个数据块的尾部增加 Ｋ个 ０ 迫使每块数据输出 ， 后的编码器状态复原为全０ 。在译码端， 选择最终状态为全 ０ 的路径作为最佳路径，沿该路径行 进记录的信息位为输出的 译码信息． 这种方法实现起来有一定的简化， 不需要最终的 ６ ４条路径 的比 较。 但是， 编码效率降低了。 ２ 编码端信息流是连续的。 、 在译码端经过一段码流后 （ 一般为Ｌ （－０ Ｋ ， ＝ － ） 可以认为 ５１ ） 后 续的 码流与Ｌ 位以前的 码流相关性很弱， 选择最小路径度量值的记录信息作为输出。 考虑到要求较高的编码效率，我们在设计中采用了第二种方式． 在译码器的 输出处理上， 有两种方式： 回溯法和寄存器交换法。 溯法在输入码流达到一定 回
度量的最大值和最小值； Ｋ时约束长度。当Ｋ ７ 三位软判决时， ＝， 路径度量的范围为０ ２ －４． 因此，设计中路径度量值用 ６ 位二进制表示。为了保证各状态的路径度量值不溢出，需要对 路径度量值做归一化处理。
全局路径比 较器需要从２， 态路径 值中 最小 Ｋ个状 － 度量 选出 结果。 设计中 采用了比 器阵 较
条。
３ Ｖｔ ｂ译码器的结构 ． ｅ ｉ ｉｒ
ｓ． ｚ１
Ｂ （ｊ１ Ｍ２ ， ＋ Ｂ （ｉ１ｉ Ｋ Ｍ ２ ． － ＋ ＋ ２ ２
斌２１ Ｋ） １＋ － ，２２
Ｂ （ｊｊ Ｍ ２． ）
图 ２一个典型的蝶形单元
译码算法： 在每接收到新的码元 时，各条路径计算自己的路径度量 值，加上原来的路径度量值；比 较两 条到达同一状态的路径度量值； 选择 最小度量值 的路径 。称之为相加 （Ｄ ） Ａ Ｄ 一比 （Ｏ Ｐ Ｒ ） 较 Ｃ Ｍ Ａ Ｅ 一选 择 （Ｅ Ｅ Ｔ ，即 Ａ Ｓ算法。 ＳＬ Ｃ ） Ｃ 采用 此算法时，我们注意到，当Ｋ ７ ＝ 时， Ｓ与 Ｓ３将在下一步达到同一个状 ＊ ｉ ＋ ２ 态： 输入信息位为０ 达到Ｓ； 当 时， ２ ． 当输入信息位为 １ 达到Ｓ ｉ。 时， ２ ｉ因 ＂ ＋ 此，可以两两比较，组成一个蝶形单
图Ｉ
卷积码编码逻辑图
卷积码的约束长度决定了 编码的 抗误码能力。 约束长度越长， 抗误码能力越强， 但随之而来
翻含
译码的复杂度也大大增加．从后面的分析中可知， 并行译码的复杂度是与约束长度成指数关系。 应根据具体的通信信道，综合考虑纠错能力和实现复杂度。在卫星通信中， 一般选取约束长度 Ｋ ７ 在第二代移动通信标准Ｉ ５ 中， ＝； Ｓ ４ 约束长度Ｋ ５ 在Ｃ ＭＡ中 － ＝： Ｄ 采用约束长度Ｋ ９ 卷积码 ＝． 的实现较为简单， 等效于 一个长 度为Ｋ１ Ｉ． －的Ｆ Ｒ 卷积码的译码器分为概率译码和序列译码。 序列译码适用于约束长度较大的码。 而当码的 约 束度较小时， ＩＥ Ｂ 译码就显出了 ＶＴ Ｒ Ｉ 它的优势： 算法效率更高， 速度更快， 译码器也较简单， 因 而广泛的应用于各种数据传输系统中， 特别是卫星通信系统中。 Ｖｅ ｉ ｉｒ 译码是一种基于最大似然原理的概率译码， ｔｂ 它的译码采用穷举的方法． 在接收端接收 到编码码流时，对发送端的每一种可能 信息进行与发送端相同的再次编码，得到多个编码路径， 在这些路径输出的码流中与接收到的码流最为接近的码流被认为是最正确的码流， 沿这条路径行 进时的被编码信息认为是最可能接近发送端的 信息。 依据这种做法， 对于 １ 编码的码流， ／ ２ 每收到两个编码码元， 则有一位信息输出， 其有两种 选择： ０或 １ 。因此， 随着接收编码码流的 线性增加， 可能的编码路径是按指数增加的，当 接收
两 较器 个比 组成。 杂 路源自量 范围 复 度与 释度 值的 有关， 献６ 了 径 值的 值范围 文 １ １ 给出 路 度量 取 ：
Ｐ ｕ 一 Ｍｒａ 一 ） Ｍｎｘ Ｎ ｖ Ｂ ｍ） Ｍｎｘ Ｐ ｍ５ 伏 １Ｂ （ － Ｍｎ
其中的Ｐ ＭＸ Ｐ ｎ 分别是路径度量的最大值和最小值； Ｍ 和Ｂ ｔ Ｍ Ａ， ｕ Ｍ Ｎ Ｂ￣ Ｍ ｍ分别是一次路径 ａ
列完成。它包括 ６ 阶比较器，各阶比 较器的个数为 ３， ２ １，…，１ ６ 。比较器阵列产生６ 个时 钟周期的延时。 回 溯逻辑设计的关键是路 径存储器的结构。 径存储器的列数为 ２，行 路 Ｌ 数为状态数 ２ １ Ｋａ － ＡＳ Ｃ 阵列将每一步的比 较结果写入路径存储器的一列； 回溯逻辑沿相反的方向读取路径存储器内 容。 最直观的方法是路径存储器由 循环移位寄存器实现。 为了实现全并行操作， 需要Ｌ 个回溯逻 辑单元同时进行回溯． Ｐ Ａ的实现中， 在ＦＧ 路径存储器由 寄存器实现。 采用循环移位寄存器结构 需要２＊ 位寄 ＫＬ 存器，占 大量的资 Ｘｌｘ 用了 源。 ｉ 公司的Ｖ ｅ 系 Ｐ Ａ器件含有大量的 ｉ ｎ ｉ ｘ 列ＦＧ ｔ ｒ 片上 存储器ＢｏｋＡ Ｉ Ｒ Ｍ，如果利用ＢｏｋＡ ｃ Ｉ Ｒ Ｍ构造路径存储器， ｃ 则会节省资源。 用Ｒ Ｍ结构实现路径存储器是通过增加存储器列数来实现的（ Ａ 见图４ 。 Ｃ 阵列（ Ｒ ） 当Ａ Ｓ Ｗ ） 写满一个存储区单位 （ 列） Ｌ 并开始写下一个存储区时，回 溯逻辑 （Ｂ 可以开始对该存储区的 Ｔ） 数据进行回溯。当 Ａ Ｓ阵列写满第二个存储区时，回溯逻辑完成了第一存储区的回溯过程。 Ｃ 但 是由于并非第一存储区的所有存储路径都满足相关长度大于Ｌ 所以回溯结果不能直接输出。当 ， Ａ Ｓ阵列写满第三个存储区时，回溯逻辑完成了 Ｃ 第二个存储区路径的回溯：当Ａ Ｓ阵列写第四 Ｃ 个存储区时， 溯逻辑进行第三个 回 存储区 路径的回 同时另 溯逻辑对第一存储区开 溯， 溯， 一回 始回 为区别起见，这一回溯逻辑称为译码输出 逻辑 （Ｃ 。 Ｄ ） 回溯逻辑的最后一位最优状态作为 译码输 出逻辑的输入最优状态，从而保证了 译码存储区的 所有存储路径的相关长度都大于Ｌ ， 采用 Ｒ Ｍ 结构的回溯方法己增加存储单元为代价，降低了回溯逻辑的数量，充分利用了 Ａ ＦＧ Ｐ Ａ的片上资源，也降低了电 路的功耗。
砧
存储区
Ｐ ｝
空 空 空
存储区 ２ 空 空
图４ Ｒ Ｍ结构的回溯逻辑 Ａ
５ Ｖｔｂ译码器的Ｆ Ｇ ， ｅ ｉ ｉｒ Ｐ Ａ实现结果
ＦＧ Ｐ Ａ的实现采用了Ｘｌｘ ｉ 公司的Ｖ ｔ 系列器件。 Ｃ ２０ 上实现了Ｖ ｅ ｉ ｉ ｎ ｉｘ ｒ ｅ 在Ｘ Ｖ ． ０４ ｉｒ 译码的全 ｔｂ 部功能： 包括卷积码编译码器、 软判决和同步指示功能。 最大运行速率达到了５Ｍ ｚ 超出了 ０ Ｈ， 设
就可直接将该状态对应的 信息寄存器内容的首位输出。 可以看出， 寄存器交换法与回 溯法比 较而 言， 译码延迟减少了一半。 但是由 于每一个时钟周期都有大量的寄存器单元进行交换， 大大增加
了电路的功耗。由于译码器设计需求对译码延识汾有特铁要求．在实却． 中妥用了同溯注。
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到Ｌ 码 时， 能 路 数 ｖ 但 于 积 码的 ， 际 编 路 不 决 接 位 流 可 的 径 为２ 。 是由 卷 编 特点 实 的 码 径 取 于 收 ２
码流长度， 而取决于编码的约束长度Ｋ 这是因为： 。 卷积编码的寄存器状态是一个Ｍ ｒ ｖ ａ ｏ 过程： ｃ 某时刻编码的状态与且仅与此前时刻的状态有关。 当两条路径在某一状态Ｓ 、 上重合时， 则两条路 径此后的编码状态、 码字度量是完全一样的。 这样， 我们只需在此刻进行两条路径此前的路径度 量的比较，可以 抛弃度量值大的那一条路径．因此， 对于约束长度 Ｋ的编码，译码路径有 ２－ Ｋ ｉ
方案 。
关 词 Ｆ ， 译 器 ：ＰＡ Ｖ ‘码 键 Ｙ ｉ Ｇ 呼
１ 、前言
仙农理论在二十世纪四 十年代给出了信息无失真传输的条件，并给出了 信道传输的极限容 量。 在此以 后的几十年中， 人们一直致力于采用各种编码手段， 提高信道的容量。 在功率受限系 统中，由于信道编码能够带来一定的 编码增益， 在同样的 功率条件下达到更大的信道容量， 信道 编码已 经成为通信系统中不可或缺的环节之一。 常用的信道编码可以 分为分组码和卷积码两大类。 它们都通过码字冗余使一定范围内临近的 码元之间产生相关性， 从而在接收端利用这种相关冗余进行译码， 来纠正一定的由 扰引起的 于干 误码． 但与分组码不同的是， 卷积码对输入信息 序列进行循环卷积． 每个分组的相关长度相当于 无限长． 因而更适合于误码干扰较严重的 场合， 它可以一定程度上改善通信信道的 误码率。以分 组码为外码， 卷积码为内 码构成的级联码具有更好的性能，已 经在卫星通信中得到广泛应用。
计要求． 经过Ｍ ｔｂ ａａ仿真， 误码率为１＇ 编 ｌ 在 ０ 时， 码增已 ＇ 达到了３ｄｅ ．Ｂ ５
６ 、参考文献
１ 王新梅、肖国 ． 镇编著，《 纠错码一原理与方法》 ，西安电子科技大学出版社，１９ ９６ ２ ．胡 爱群 、庞康 、苏杰 ，（ 卷积 码 的 Ｖ ｅ ｉ译码 算法 及 其 ＦＧ 实现 》 Ｋ９ ＝ ｉｒ ｔｂ ＰＡ ， 应用科学学报， １ 卷，第２ １ ８ 第 ６ 期 ９． ９６ ３ ．ｙｉ Ｐ ：Ｕ Ａ ， ｃｉｃｒ ｔｄｏｓ ｓ ｖ ｏ ｓ ｕｎｅ ｏ ｎ ｅｅ ｉ ． ｅ ｎ Ｇ Ｌ Ｋ （ｒ ｔｔａｒ ｅｆ ｆ ｕ ｉ ｒ ｅｃ ｍ ｍ ｒ ｍ ａ ｍ ｎ ｎ Ｇ ｇ ， Ｇ Ｆ Ａ ｈｅｕ ｌ ａ ｏ ｒｖ ｅ ｒ ｑ ｅ ｙ ａ ｇ ｔ Ｖ ｅ ｉ ｄｒ Ｉ Ｅ ｓ ｔｎ ｏ ｍ ｎ ａｏｓ ｏ ４， ， ｈ ３ ｉｒ ｄ ｏｅ ） ｔｎ ｃｏ ｏ ｃｍ ｕｉｔｎ ｖｌ １ ｏ ｍ ｒ １９ ｔｂ ｅ ｓ Ｅ ｒ ａ ｉ ｎ ｃ Ｅ ａ ｃ ｉ ， ｎ． ａ ９ ． ３ ｃ ４ ． ｃ ｅｈｒｉ， ｉｂ ｕ， ｇ ｅ ｌｅ ｄ ｉ ｔｈｉｅ ｔｃｂｃ ｓ ｉ ｒ ｏ Ｍｉａｌｏ ｔ Ｒｂ ．ａ （ ｅ ｒｉｄ ｇ ｅ ｎ ｕ ｆ ｒｅ ａ ｕ ｖ ｍｍ ｒ ｈ ． ｗｚ ｏ ｎ ｒ ｎ Ａ ａｚ ｅ ｎ ｑ ｏ ａ － ｋ ｏ ｅ ｙ ｎ ｓ ｃ ｒ ｖ ｒ
砚从
程度 （＝ ） ＞ Ｌ 后，根据纪录的 前Ｌ 步存储路径和当 前的最优状态， 逐步沿存储路径追溯到第一位 输出 码流；寄存器交换法则是每一个状态都有一个对应的 信息寄存器， 在每一步 Ａ Ｓ单元比 Ｃ 较
中 由 态Ｓ ｉ ， ＊ ｉ 前 应 信 寄 器内 交 。 样， 旦 择出 有 径， ， 状 ， 时 将Ｓ 此 对 的 息 存 容 换 这 一 选 最 路 到Ｓ 和Ｓ
２ Ｖｔｂ编译码器的简介 ， ｅ ｉ ｉｒ
卷积码是一种有记忆分组的 线性编码方法， 等效于输入信息流与某个冲激响应之间的卷积。 在每一个码组内的 监督位， 时监督其它码组内的信息位：因 也同 此在译码过程中， 不仅从当 前时 刻收到的码组中 提取译码信息，而且还要利用以 前或以 后各时刻收到的码组中提取有关信息。
一种 Ｖｔ ｂ译码器的 Ｆ Ｇ ｉｒｉ ｅ Ｐ Ａ实现
吕 婪 王拴荣 付文君 范忠范
（ 中国科学院空间科学与应用研究中心）
摘要： 本文介绍了Ｖ ｅ ｉ ｔｂ译码器的实现方法及其在卫星通信中的应用，给出了基于 ＦＧ ｒ ＰＡ 采用硬件全并行结构实现Ｖｅ ｉ ｔｂ译码器的 ｒ 一种方案及其实施效果。 该方案满足了 译码器的纠错性 能、 数据吞吐能力和延迟时间等方面的 要求， 成为宽带卫星通信中高速Ｖｔｂ译码器的一种可选 ｅｉ ｒ
图３ Ｖ ｅ ｉ ｔｂ译码器结构框图 ｉｒ
４ Ｖｔｂ译码器的ＦＧ ， ｅ ｉ ｉｒ Ｐ Ａ实现与设计优化
Ｖｅ ｉ ｉｒ 译码器的不同 ｔｂ 实现方式应根据系统的 要求来确定。 主要的几项指标包括： 数据吞吐率、 编码延迟、硬件实现复杂度和功耗等。 Ｖｅ ｉ ｉｒ 译码算法的实现，可以由 ｔｂ 软件， 也可以由 硬件实现。 ｉ Ｔ 公司的Ｃ ４ ５ 系列Ｄ Ｐ己 Ｓ 经针 对 Ｖｔｂ译码算法进行了 ｉｒ ｅｉ 指令优化， ６ 系列已 Ｃ４ 经集成了Ｖ ｅ ｉ ｉｒ 协处理器，非常适合于窄带数 ｔｂ 据通信的各种应用。由 于译码器设 计的目 标是服务于宽带卫星通信， 采用了 硬件实现来满足数据