【CN110032262A】一种基于JESD204B接口高速数字收发系统上电配置方法【专利】
基于JESD204B协议的多通道高速采集系统设计
2021,36(2)电子信息对抗技术Electronic Information Warfare Technology㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05收稿日期:2020-05-27;修回日期:2020-06-24基金项目:国家自然科学基金资助项目(61701455)作者简介:刘宁宁(1984 ),女,硕士,工程师;王传根(1986 ),男,硕士,工程师;王乐(1984 ),男,硕士,工程师;刘长江(1978 ),男,硕士,高级工程师;刘静娴(1983 ),女,博士,高级工程师㊂基于JESD204B 协议的多通道高速采集系统设计刘宁宁1,王传根1,王㊀乐2,刘长江1,刘静娴1(1.电子信息控制重点实验室,成都610036;2.西安思丹德信息技术有限公司,西安710077)摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连,传输速率相对LVDS 每对线提升约10倍,降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议,设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路,并包含了时钟锁相电路㊁DDR3等外围电路,最高支持2700MSPS 采样率,可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ;多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019A System Design of Multi -Channel Data Sampling Based on JESD 204BLIU Ningning 1,WANG Chuangen 1,WANG Le 2,LIU Changjiang 1,LIU Jingxian 1(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and pared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR31㊀引言随着现代电子技术及信号处理技术的高速发展,高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加,并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布线面积大㊁成本高等问题[1]㊂因此,用于数据转换器的JESD204高速串行接口标准应运而生㊂本文基于JESD204B 协议接口,提出了一种多通道高速数据采集系统的设计方法,可实现多通道同步及高精度的数据采集㊂2㊀JESD204B 协议简介㊀㊀JESD204B 接口标准最早由JEDEC 国际组织38刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@推出,它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能,并且最高传输速度高达12.5Gbit/s㊂与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了IO的资源消耗及为保证正确采样的设计难度㊂同时,高速串行接口采用时钟恢复技术,通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步,降低了采样窗的设计难度㊂此外,采用JESD204B接口协议的数据转换器引脚数量减少,从而实现更小封装㊁更短布线以及更低的整体系统成本[3],并且FPGA货架产品支持该协议接口,因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂表1㊀JESD204B与传统接口比较接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类:子类0(Subclass0)不支持确定性延时,用于兼容JESD204A标准;子类1(Subclass1)引入外部参考信号SYSREF来确定延时,并且该参考信号为采样时序提供了一个系统级基准,针对工作在500MS/s及其之上的转换器;子类2(Subclass2)通过同步信号SYNC来确定延时,同时同步信号SYNC作为整个系统的时序基准,针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式,如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂3㊀系统结构框图及指标要求㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统,硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成,系统结构框图如图1所示㊂图1㊀系统结构框图系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5],根据应用需求,其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂根据技术指标要求,系统的主要设计指标如表2所示㊂表2㊀设计指标要求指标名称指标要求采样率最高2700MSPS通道数4通道AD饱和功率3dBm单音动态范围优于50dBc有效位(ENOB)不小于8bit瞬时带宽1000MHz4㊀系统设计实现4.1㊀系统时钟产生及实现系统采用LMK04828作为时钟管理模块的核心电路,其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环,其环路滤波器的带宽设计为420Hz,窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环,其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在48电子信息对抗技术·第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计2920~3080MHz 范围内的频率[5]㊂图2㊀LMK04828双锁相环功能框图根据前面的讨论,JESD204B 协议的Sub-class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案,这三种方案分别对应了LMK04828的三种SESREF 输出形式,分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验,本设计选择了External SESREF request,即在收到FPGA 发送过来的同步信号SYNC 后,LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂根据系统的功能需求,设计了系统时钟树,其详细设计框图如图3所示㊂图3㊀系统时钟树设计框图4.2㊀支持JESD204B 的ADC 介绍ADC12J2700是一款单通道12位㊁2.7GSPS模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc,有效位(ENOB)不小于8bit,能够很好地满足系统的指标要求㊂ADC12J2700支持JESD204B 协议,采用8-Lane 模式,其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理,包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码,加入了控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器,在物理层,将数据转换为8路高速串行差分信号输出[6]㊂图4㊀JESD 204B 各层功能框图4.3㊀ADC 主要接口电路设计ADC 主要接口电路包括ADC 前端调理电路㊁ADC 采样时钟相关接口电路及ADC 与FPGA的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路,在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连,主要完成ADC 各项寄存器的配置,如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连,采用8-Lane 的设计模式,通过8b /10b 编码,本系统中,单个Lane 的最高传输速率为4500Mbps㊂58刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计投稿邮箱:dzxxdkjs@126.com图5㊀主要接口电路设计框图4.4㊀接收通道同步设计本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示㊂图6㊀多通道同步设计方案在系统设计时,主要通过以下几个方面来保证多通道同步性:通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线,利用JESE204B 协议保证同步设计;在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号,来源于同一片LMK04828,结合PCB 等长布线,可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂JESD204B 系统中确定性延时的精度和可靠性与Device Clock 和SYSREF 的关系有关,这就需要对SYSREF㊁SYNC 信号与Device Clock 之间的关系进行约束[7]㊂其中SYSREF 信号的产生必须满足两个条件:相对于Device Clock 有足够的建立以及保持时间,并且需要以适当的频率运行㊂SYSREF 可以为连续或间歇周期信号,其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率,本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定,其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂f LMFC =f BITRATE10ˑK ˑF ˑn (1)f SYSREF =f LMFC2N,N =0,1,2,(2)5㊀FPGA 软件设计㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件,数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽,所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程㊂图7㊀软件处理流程图ADC 采样数据在硬件上直接使用FPGA 的GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送68电子信息对抗技术㊃第36卷2021年3月第2期刘宁宁,王传根,王㊀乐,刘长江,刘静娴基于JESD204B 协议的多通道高速采集系统设计端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输,其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模式,采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查,单链路数据速率为4500Mbps,参考时钟设置为125MHz,Subclass1工作模式㊂上电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS,并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿将所有通道的采样数据同时读出,从而实现数据同步传输㊂6㊀测试结果与分析㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连,并在FPGA 内部进行数据处理和检测㊂所以,本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标㊂图8㊀ADC 采集原始数据把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱,计算出无杂散动态和信噪比,测试结果如图9所示㊂由频谱数据分析知,在常温工作条件下,信号的性能可满足系统提出的指标要求㊂图9㊀输入信号的频谱响应图7㊀结束语㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路,并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析,并对系统的功能进行了测试和验证㊂就测试结果来看,该系统满足设计指标要求,可实现大动态㊁高精度的数据采集㊂通过应用扩展,可实现多板卡间的多通道数据同步采集,可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:[1]㊀焦喜香,吴兵,李武建,等.基于JESD204B 协议的高速雷达数字接收机设计[J].信息通信,2016(6):42-44.[2]㊀周典淼,徐晖,陈维华,等.基于JESD204B 协议的数据传输接口设计[J].电子科技2015,28(10):53-60.[3]㊀JONATHAN H.了解JESD204B 链路参数[J].中国电子商情,2014(10):17-19.[4]㊀JEDEC.SerialInterfaceforDataConvertersJESD204B[S].Arlington:JEDEC,2011.[5]㊀Texas Instruments Inc.LMK0482x Data Sheet [M /OL]..[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /OL]..[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.AJESD204B -Compliant Architecture for Remote andDeterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.78。
基于JEDS204B的高速数据采集电路设计
基于JEDS204B的高速数据采集电路设计作者：张奕来源：《数字技术与应用》2017年第06期摘要：相比于常用的LVDS，JEDS204B是一种更高速度的串行接口。
本文以AD9680为例，设计了一套基于JEDS204B接口的高速数据采集板，详细阐述设计要点。
实验结果显示电路性能指标良好，已成功应用于多个雷达系统中。
关键词：JEDS204B；高速数据采集；电路设计中图分类号：TN911.73 文献标识码：A 文章编号：1007-9416（2017）06-0165-01在当前多数高速电路设计中，通常选用LVDS作为数据转换器和FPGA之间的接口。
LVDS的差分传输特性可有效抑制共模噪声，增大抗干扰能力。
但是由于它采用多路数据线并行传输方式，易受码间同步及串扰影响，难以满足多通道、高宽带、小型化数传需求[1]。
JESD204B标准提供一种将数据转换器与数字信号处理器件接口的方法，相比于常用的并行数据传输，是一种更高传输速度的串行接口。
它使用帧串行数据链路及嵌入式时钟和对齐字符，速度最高可达12.5Gbps/通道[2]。
并且，它减少了器件之间的走线数量，并消除了建立与保持时序约束问题，从而简化了电路设计。
本文以AD9680为例，设计了一套基于JEDS204B接口的高速数据采集板，从原理电路及高速PCB设计两方面，详细介绍设计中需要注意的问题。
1 原理电路设计本设计采用高速ADC+FPGA的方案。
ADC完成高速数据采集，数据通过204B协议输出到接收端FPGA，FPGA完成高速serdes信号的接收、204B协议解析及数据调理，将数据按照系统要求的模式打包通过光模块发送给后续系统。
ADC选用ADI公司的AD9680，它是两通道14bit最高采样率1Gsps的数模转换器，采用JEDS204B协议接口；FPGA选用带有高速串行接口的Xilinx V系列芯片，主要功能框图如图1所示。
（1）信号传输：由于AD9680的模拟输入带宽可达2GHz，因此根据实际输入信号频率及带宽需进行相应的电路匹配，如图2所示。
一种符合JESD204B协议的发送端设计电路[实用新型专利]
![一种符合JESD204B协议的发送端设计电路[实用新型专利]](https://img.taocdn.com/s3/m/0bfce260680203d8cf2f2401.png)
专利名称：一种符合JESD204B协议的发送端设计电路专利类型：实用新型专利
发明人：邵杰,万书芹,盛炜,叶明远
申请号：CN202021725735.8
申请日：20200818
公开号：CN212627872U
公开日：
20210226
专利内容由知识产权出版社提供
摘要：本实用新型公开一种符合JESD204B协议的发送端设计电路，属于高速数据传输技术领域，包括传输层、加扰模块和数据链路层。
传输层包括数据组合模块和映射单元，实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据进行加扰；数据链路层包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。
申请人：中国电子科技集团公司第五十八研究所
地址：214000 江苏省无锡市滨湖区惠河路5号
国籍：CN
代理机构：无锡派尔特知识产权代理事务所(普通合伙)
代理人：杨立秋
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JESD204B协议的高速串行转换器接口
JESD204B协议的高速串行转换器接口田瑞;刘马良【摘要】为减少引脚数,降低封装成本和尺寸,简化系统设计,电子器件工程联合委员会提出了一种高速串行接口协议JESD204B.文中呈现了该接口收发机控制器的具体实现方案,并且基于Xilinx的现场可编程门阵列中的高速串行收发器GTH,在6.25Gbit/s的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证.%In order to reduce the pin count,the cost and size of packaging,and complexity of system design,a high speed serial interface protocol named JESD204B has been proposed by the JEDEC committee.This paper presents a specific implementation scheme of the transceiver controller based on this protocol.The implemented controller of the transceiver with 4 lanes has been verified with the high speed serial transceiver Xilinx FPGA GTH under a data rate of 6.25Gbit/s.【期刊名称】《西安电子科技大学学报（自然科学版）》【年(卷),期】2017(044)004【总页数】6页(P69-74)【关键词】JESD204B实现;高速串行传输;现场可编程门阵列;转换器;数据采集系统设计【作者】田瑞;刘马良【作者单位】西安电子科技大学微电子学院,陕西西安 710071;西安电子科技大学微电子学院,陕西西安 710071【正文语种】中文【中图分类】TN911.73转换器的分辨率和采样率随着对高数据速率应用需求的增加而不断增加，为减少封装成本，降低功耗，使印刷电路板走线更加容易以及实现与光纤通信系统的灵活链接，必须用高速串行接口(High Speed Serial Interface， HSSI)取代转换器传统的并行数据接口[1]．因此，电子器件工程联合委员会(Joint Electron Device Engineering Council，JEDEC)提出了JESD204B协议．最初版JESD204在2006年发布，在2008年经过第1次修订成为JESD204A，此版本在JESD204的基础上添加了一些新的特性．JEDEC在2011年第2次修订并发布了最新版本JESD204B．笔者提出了JESD204B协议HSSI收发机控制器的具体设计方案，收发机控制器兼容3种子类，且支持确定性延时．最后，基于Xilinx现场可编程门阵列(Field Programmable Gata Array，FPGA)中的高速串行收发器GTH，在 6.25 Gbit/s 的数据速率下完成了4个通道的JESD204B接口收发机控制器的验证．文中使用的开发工具为Vivado 2015.1集成开发套件，验证平台为Xilinx 的KintexUltraScale系列开发板KCU105．验证结果表明，文中所设计的收发机控制器可准确实现JESD204B协议通信．JESD204B是一个定义转换器和FPGA或数字信号处理器之间通信的串行数据链路协议．该协议使用HSSI替代转换器传统的并行接口．JESD204B将整个HSSI 系统分为3层[2]: 传输层、数据链路层和物理层．文中集中在数字部分设计，即传输层和数据链路层的设计．对于发送机传输层，它将数据流映射成按照链路配置参数预先定义的帧形式，之后将该格式化的数据经过物理层通道发送出去．对于接收机传输层，它将物理层接收到的帧数据进行解析恢复成原始数据．通道的数量取决于应用层的需要以及通道数据速率．数据链路层负责转换器和FPGA数字信号处理模块之间的链路初始化，并且数据链路层可在用户数据传输阶段进行链路的监控，以特定机制在用户数据传输阶段确保发送机和接收机的同步．此外，JESD204B通过一组本地多帧时钟(Local MultiFrame Clock， LMFC)和帧时钟(Frame Clock， FC)实现确定性延时．发送机和接收机在各自的时钟域根据链路配置情况产生LMFC，通过外部时钟模块产生的同一个SYSREF信号来同步发送机和接收机的LMFC．之后，发送机和接收机将其上升沿作为基准时序参考，从而实现发送机链路和接收机链路的精确时序系统同步．可以发现，确定性延时受LMFC同步精度的影响．1.1 JESD204B接口设计方案单通道的JESD204B收发机控制器结构框图如图1所示，发送机和接收机各自包含1条数据通路和时序控制器[3]．1.2 链路参数和时序控制器JESD204B定义了一系列时钟信号，包括器件时钟(fdeviceclock)、采样时钟(fsampleclock)、帧时钟(fframeclock)、多帧时钟(flocalmultiframeclock)、字符时钟(fcharacterclock)和位时钟(fbitclock)．这些时钟之间的关系如下:其中，F是每帧的字节数，K是每个多帧的帧数，S是每个转换器每帧要发送的样本数．根据协议，1个8 bit的字符经过8B10B编码成为1个 10 bit 的字符．每个通道数据位宽选择为 32 bit，经过4个8B10B模块编码成 40 bit 数据．每个通道速率为 6.25 Gbit/s，对于一个 16bit 1.25 GS/s (每秒的采样点数)的模数转换器(Analog-to-Digital Converter， ADC)，可计算出其字符时钟为其中，R表示物理通道数据率，M表示并行数据．设置F=1，K=32，可计算出其中，L是物理层的通道数．因为通道速率为6.25 Gbit/s且每个通道数据位宽为32 bit，所以控制端处理数据的频率为 156.25 MHz，同时因为采样率为 1.25 GS/s，所以采样时钟为最大帧时钟频率 (F=1 时)的8倍，控制端要在1帧时钟的时间内处理8个样本数据，即S=8．显然，ADC的数据输出量远远大于单通道串行数据流所能发送的数据量，所以，JESD204B协议中支持单链路多通道来提高数据吞吐量．文中在仿真验证时，伪随机二进制序列(Pseudo Random Binary Sequence，PRBS)数据输入频率为156.25 MHz，单个通道速率设置为 6.25 Gbit/s，且 L=4，F=9，K=16．发送机时序控制器包括SYSREF采样模块以及FC/LMFC模块，SYSREF采样模块根据外部同步信号SYSREF(子类1)、SYNC复用(子类2)或系统复位信号(子类0)产生FC/LMFC复位信号，复位FC/LMFC计数器．以FC/LMFC的上升沿作为发送机控制器的时序基准完成帧组装，控制字节产生/替换，ILAS序列发送．接收机时序控制器包括LMFC复位信号产生模块、LMFC模块、错误与意外控制码检测模块和代码组同步(Code Group Synchronization，CGS)状态机．LMFC复位信号不仅可根据外部同步信号产生(与发送机类似)，同时也根据CGS状态机的状态来产生，实现LMFC计数器的复位，从而同步收发机LMFC．以LMFC上升沿作为接收机时序基准，实现通道buffer数据的输出和对齐．CGS状态机的状态转移图如图2所示，维护有/K/码计数器Kcounter，有效码计数器Icounter，无效码计数器Vcounter，对齐错误计数器Alignerrorcounter．接收机根据接收到的码字情况和通道buffer的状态，判断是否要求系统重新同步建立链路．接收机出现以下错误时，会拉低SYNC请求重新同步:(1) 多帧对齐监控/A/，出现7个对齐错误;(2) 通道buffer溢出;(3) 出现3个以上无效码(包括非表内字符、极性错误、意外控制字符)．对于不需要重新同步的错误，则通过在下一个LMFC前拉低SYNC信号F/2的时间将其报告出来．1.3 数据通路1.3.1 传输层传输层即帧组装或解帧模块，发送机帧组装模块根据FC将数据流映射成按照链路配置参数预先定义的帧形式，与传输层相关的参数有F、S、CS(帧中控制位位数)、T(帧中结束位位数)和L，帧的大小可由用户自定义，因此可减少硅片面积，功耗，并且简化设计．帧组装可通过添加控制位和结束位实现，可在单个样本的末尾添加，也可先排列所有样本数据，把控制字节和尾字节统一添加到一帧数据的末端．具体可根据应用需要来选择．1.3.2 8B10B编解码数据通路采用8B10B编解码，保证了直流平衡，使得物理层可从数据流中准确恢复出位时钟信号，而且可生成固定控制字符[4]．该模块采用流水线的设计，在组合逻辑中穿插了若干寄存器来提高工作效率．8B10B模块的设计是系统设计的关键，决定了JESD204B接口收发机控制器的最高频率，所以必须尽可能去优化该模块．1.3.3 扰码/解扰为避免相同字节的连续传输在模拟域引入杂散频谱，影响数据传输的正确性，JESD204B引入加扰算法扩展频谱尖峰，消除电磁干扰效应．但是加扰模块会对转换器中其他模块产生一些转换噪声，所以，JESD204B接口中该模块为可旁路模块，且仅在数据传输阶段加解扰，可自行同步．1.3.4 ILAS序列发生器JESD204B数据流如图3所示，包括连续/K/码的代码组同步(CGS)、若干同步代码序列的初始通道同步(Initial Lane Alignment Sequence， ILAS)，用户数据传输(User Data)这3个阶段．该模块在JESD204B系统中初始化数据链路．接收机根据/K/码在串行数据流中定位对应代码组，根据ILAS序列找到帧头、帧尾，并对齐不同通道的数据流．该模块可产生不少于4个包含同步控制字符，链路配置数据和填充数据的多帧序列．1.3.5 控制字符产生/检测和替换发送机控制字符产生/替换模块在FC/LMFC上升沿，根据特定规则，在数据流中插入控制字符/F/或/A/．接收机控制字符检测/替换模块，通过监测这些控制字符，来判断链路是否同步，并还原数据．1.3.6 测试模式文中所设计的JESD204B接口收发机控制器支持两种测试模式，以实现接口的调试．在测试模式1时，可连续发送/K/码; 在测试模式2时，可连续发送ILAS序列．系统可报告出控制码错误数量、发送的多帧数量以及ILAS序列数量．文中使用的开发平台为Xilinx的KintexUltraScale 系列开发板KCU105，其FPGA芯片上集成了20个高速收发串口GTH，最高线速率支持 16 Gbit/s，它可以作为JESD204B接口的物理层．开发工具使用的是Vivado集成开发套件[5]．该JESD204B接口收发机控制器的行为仿真数据流如图4所示．从仿真图中可清楚地看到CGS、 ILAS和DATA这3个阶段，以及通道对齐和确定延时释放的过程．将发送端和接收端组成系统验证的FPGA工程框架如图5所示．GTH使用的参考时钟为 156.25 MHz，共有4个通道，每个通道的数据位宽为 32 bit，经过各自通道的8B10B编码变为 40 bit，然后4个通道的 160 bit 的数据经过4个GTH变为8个差分电通道传输，将这8个差分电通道用FMC连接板在FPAG开发板外和接收端链接回环，形成物理层通路，正确配置GTH的参数[6]，使其稳定工作在6.25 Gbit/s．图6是将该工程的bit文件烧录到FPAG中，使用Vivado的在线调试工具debug抓取出JESD204B发送端和接收端数据流中的几个关键信号．从图6可以看到，因为物理通道的延迟不一样，各个通道的数据到达接收端时不同步，在经过JESD204B接收端控制器时，实现了数据的对齐和正确解析，以及确定性延时．笔者在验证平台上建立了4个通道，单通道串行数据速率为 6.25 Gbit/s 的稳定数据链接，且输入到输出延时确定，即所设置的LMFC．笔者提出了JESD204B协议的HSSI收发机控制器的具体实现方案，并且基于Xilinx FPGA中的高速串行收发器GTH，在 6.25 Gbit/s 的数据速率下完成了4个通道的该接口收发机控制器的验证，准确实现了JESD204B协议通信．JESD204B 接口支持更高的传输速度，拥有更小的引脚数目，可简化系统设计，在未来将会成为高速接口的主流．【相关文献】[1] 张峰, 王战江. 基于JESD204协议的AD采样数据高速串行传输[J]. 电讯技术, 2014, 54(2): 174-177.ZHANG Feng, WANG Zhanjiang. High-speed Serial Transmission for AD Capture Data Based on JESD204 Protocol[J]. Telecommunication Engineering, 2014, 54(2): 174-177.[2] JEDEC. Serial Interface for Data Converters: JESD204B.01[S]. Arlington: JEDEC, 2012.[3] WIDMER A X, FRANASZEK P A. A DC Balanced, Partitioned Block, 8B/10B Transmission Code[J]. IBM Journal of Research and Development, 1983, 27(5): 440-451.[4] XILINX. JESD204 v6.2 LogiCORE IP Product Guide[M]. San Jose: Xilinx, 2015: 31-120.[5] XILINX. Ultra-scale Architecture GTH Transceivers User Guide[M]. San Jose: Xilinx, 2015: 8-120.。
一种基于JESD204B协议的板内板间数据采集同步技术的实现
一种基于JESD204B协议的板内板间数据采集同步技术的实现基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，适用于无线通信、雷达、医疗、测量和高速图像处理等领域。
JESD204B是一种用于高速数据传输的串行接口协议，支持高达12.5Gbps的数据传输速率。
该协议不仅可以实现数据传输，还能提供时钟和同步信号，实现多个设备之间的同步采集。
在实际应用中，JESD204B 通常用于将模数转换器（ADC）从高速信号直接传输到数字信号处理器（DSP）或者FPGA中进行数字信号处理。
在板内数据采集中，可以使用JESD204B接口连接ADC和FPGA，实现高速、同步的数据采集。
ADC将模拟信号转换为数字信号，并通过JESD204B接口传输到FPGA中。
FPGA可以根据JESD204B协议解析接收到的数据，进行后续的数字信号处理。
此外，JESD204B还提供了时钟和同步信号，可以保证ADC和FPGA之间的数据同步采集。
在板间数据采集中，可以将多个JESD204B接口连接到一个时钟和同步信号源上，实现多个设备之间的同步采集。
通过共享同一个时钟和同步信号源，可以保证多个设备之间的数据采集同步性。
这种同步采集技术在雷达、医疗和测量领域非常重要，可以保证多个设备之间的数据一致性，提高系统的整体性能。
基于JESD204B的板内、板间数据采集同步技术实现需要面临一些挑战。
首先，高速数据传输需要高速时钟和同步信号源，在设计电路和线路时需要考虑高速信号的传输和抗干扰能力。
其次，JESD204B协议的实现需要一定的硬件资源和软件支持，需要仔细分析系统需求和硬件设计。
最后，数据采集同步技术需要考虑多个设备之间的时钟和同步信号的匹配，需要进行严格的时序设计和校准。
总结来说，基于JESD204B协议的板内、板间数据采集同步技术实现了高速数据传输和同步采集的能力，能够满足高速数据处理和实时数据采集的需求。
基于JESD204B协议的高速数据传输接口设计与实现
基于JESD204B协议的高速数据传输接口设计与实现
张金凤;孟爱权;袁子乔
【期刊名称】《火控雷达技术》
【年(卷),期】2017(046)001
【摘要】为解决高速AD采集项目中PCB布线复杂及多通道数据同步的问题,对基于JESD204B协议的数据传输接口进行了研究.文中利用Xilinx FPGA的GTX高速收发器,实现了基于JESD204B协议的10Gbps数据传输.简述了该系统的架构,详细地阐述了JESD204B链路建立的关键参数配置和数据帧解码的软件设计,并结合Matlab程序对系统的指标进行测试.
【总页数】5页(P16-19,37)
【作者】张金凤;孟爱权;袁子乔
【作者单位】西安电子工程研究所西安710100;西安电子工程研究所西安710100;西安电子工程研究所西安710100
【正文语种】中文
【中图分类】N957.52
【相关文献】
1.基于JESD204B协议的数据采集接口设计与实现 [J], 王红亮;曹京胜
2.基于JESD204B协议的数据传输接口设计 [J], 周典淼;徐晖;陈维华;李楠;孙光林;刀节涛
3.基于 JESD204B 协议的雷达视频信号同步传输设计与实现 [J], 王林
4.基于JESD204B协议的ADC高速串行接口设计与实现 [J], 梁晨
5.基于JESD204B协议的多板卡同步采样设计与实现 [J], 孙磊;张松柏
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高速串行收发器原理及芯片设计——基于jesd204b标准
高速串行收发器原理及芯片设计——基于jesd204b标准
高速串行收发器是一种用于在高速数据传输中进行可靠数据传输的设备。
它通过将并行数据转换为串行数据，并通过高速串行链路发送数据，同时还能将接收到的串行数据转换为并行数据。
JESD204B是一种用于高速串行数据传输的接口标准，它是由带宽要求和时钟数据同步要求较高的类似高速数据转换器和FPGA芯片之间的接口。
JESD204B标准定义了数据格式、时钟、同步、控制和电气特性等方面的要求，以确保高速串行数据的可靠传输。
在设计基于JESD204B标准的高速串行收发器时，需要考虑以下几个关键方面：
1. 数据转换：将并行数据转换为串行数据和将串行数据转换为并行数据是高速串行收发器的核心功能。
它通常通过使用快速ADC和DAC来完成数据转换。
2. 数据编码和解码：为了提高数据传输的可靠性和效率，高速串行收发器通常会使用编码和解码技术。
常见的编码技术有8B/10B和64B/66B等。
3. 时钟和同步：高速串行数据传输需要高精度的时钟和同步机制。
JESD204B标准提供了通过多芯片时钟同步和定向握手等技术来实现时钟和同步。
4. 电气特性：高速串行收发器需要满足特定的电气特性要求，如差分信号传输、信号的端口阻抗匹配和抗噪性等。
基于JESD204B标准的高速串行收发器的芯片设计通常包括上述各个方面的功能模块。
设计工程师需要仔细研究JESD204B 标准，并根据具体的应用需求来选择适当的芯片和设计方案。
同时，还需要对各个功能模块进行设计和调试，并进行整体系统验证，以确保高速串行收发器的性能和可靠性。
基于JESD204B协议的数据采集接口设计与实现
基于JESD204B协议的数据采集接口设计与实现王红亮;曹京胜【摘要】目前国内对于高速串行JESD204B接口开发使用难以摆脱国外限制,缺乏自主设计技术经验积累.为了促进JESD204B接口国产化进程,文中介绍了一种基于JESD204B协议的高速采样数据解析接收电路.利用Xilinx的高速串行收发器GTX 实现了JESD204B接口的物理层,采用GTX内部8B/10B译码器解析接收串行数据流,按照4拜特对齐方式完成字节对齐,对GTX的功能配置和端口信号进行了研究;通过FPGA逻辑设计完成了接口的链路层,采用模块化设计思想,设计了同步请求管理模块,通过判断连续接收到标识符的数目控制链路初始化,并设计了用于检测和替换数据帧尾控制字节的接收数据处理模块.经过测试验证,在7.4 Gbps的传输速率下接口可以正确解析数据,所设计接口电路满足工程应用需求.【期刊名称】《电测与仪表》【年(卷),期】2018(055)007【总页数】5页(P87-91)【关键词】JESD204B;高速串行协议;GTX;数据采集【作者】王红亮;曹京胜【作者单位】中北大学仪器科学与动态测试教育部重点实验室,太原030051;中北大学仪器科学与动态测试教育部重点实验室,太原030051【正文语种】中文【中图分类】TM930 引言高速宽带数据采集仪器仪表设计中对转换器与逻辑器件之间的接口电路提出了海量、高速的传输需求。
而传统CMOS、LVDS接口技术由于自身性能限制，不能满足当下高速数据采集传输需求。
JESD204B高速串行协议因具有传输带宽高、硬件资源占用少等众多优点，逐渐成为高速数据采集领域的主流接口标准，具有广阔应用前景[1]。
通过查阅文献资料，国内针对具体高速采样芯片自主研发JESD204B接口的相关文献寥寥无几，因此针对具体应用背景展开JESD204B接口研发具有重要意义[2]。
文献[5]提出基于FPGA中GTX实现JESD204(JESD204B协议最初版本)协议IP核的方法，实现了对ADC采样数据的高速串行传输并接收。
基于JESD204B协议的高速串行接口的应用研究
JESD204B 作为一种新型传输协议，充分利用了高速模数转换器，通过连接串行接口链路后进行数字信号处理。
JESD204系列协议是在传统协议基础上发展起来的，充分揉和了JESD204和JESD204A 协议的优点，使得最大传输速率高达12.5Gbps/通道。
JESD204B 协议和传统传输协议一样，均由传输层、应用层以及物理层和链路层四部分构成。
（1）应用层主要进行JESD204系列协议链路的配置，同时在应用层中能够实现数据映射。
（2）传输层的主要目的是进行数据封装，按照JESD204系列协议要求进行包装，为映射为Shit 打下基础。
（3）链路层主要实现8B/10B 编解码、确定发送/接收规则、链接操作等功能。
（4）物理层又经常被称作是SERDES 层，主要进行字符和信号的接收与发送。
1.2 同步机制对于高速串行协议而言，同步机制以及数据帧结构是核心构成部分，也是研究者以及应用者关心的部分。
作为基于series 串行协议的典型代表，JESD204B 协议进一步完善了数据帧结构，针对数据传输不同阶段进行了分别定义。
JESD204B 协议主要是基于CGS 阶段、ILAS 阶段以及用户数据三个阶段来完成同步链路建立的（如图1所示）。
首先在CGS阶段进行同步请求，并在接收端拉低SYNG.，然后发送/K28.5/hit 信号，当接收端接收到这四个/K28.5/hit 信号的时候，会给出拉高SYNC 的信号响应。
当发送端获取到SYNC 这种拉低拉高的信号波动的时候，会在下一个本地多帧时钟（LMFC）边界上启动ILAS。
如图2所示，整个链路参数ILAS 主要由4个多帧构成，主要通过这些参数来确定输入数据流中的位置，由/R/字符开始，并且在检测到/A/字符的时候结束。
存器。
在完成代码组同步之后进行下一步用户数据接收操作。
在整个协议系统中进行数据传输的时候，通过控制字符监控帧对齐。
图1 子类0同步过程2 JESD204B 与传统接口相比的优势JESD204B 接口是对传统接口的进一步优化和发展，前一代使用的接口主要是CMOS 和LVDS 协议，新型的JESD204B 接口明显弥补了其在速度方面的不足，提高了运行速度，同时还优化了产品尺寸。
基于JEDS204B的高速数据采集电路设计
电源和数 字 电源要进行 物理 隔离 ， 并且 端接各种容 值的去耦 电容
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图２模 拟输入匹配 电路
图 ３高速 Ｐ ＣＢ示意图
图 １高速数据 采集 功能框图
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下转 第 １ ６ ７ 页
收稿 日期 ： ２ ０１ ７ — ０ ６ —１ ４
作者简介： 张 奕（ １ ９ ８ １ －） ， 女， 安徽阜 阳人 ， 硕士， 高级 工程师， 研 究方向： 高速数 据采集与 宽带数 字波形产 生。
３ ． ２电源控 制模 块 ３ ． ４串 口通信 模 块
设计 开 发
串 口通信模块主要完成系统调试功能 ， 完成对整个系统 可靠性
３ ． ５ Ｓ Ｄ存 储卡
拟视频输入端 ， 具有用户可编程视频 输出格式 。 内置４ 个３ Ｏ ＭＳ Ｐ Ｓ 、 １ ０ 和稳定性 的测试 。 Ｓ Ｄ存储卡主要用于系统配置和软件升级 ， 最大支持６ ４ Ｇ内存 。
增大抗干扰能力 。 但是由于它 采用 多路数据线 并行传输方式 ， 易受 合 电容 。 输入一对ｓ ＹＮＣ 信号 ， 用于启动Ａ Ｄ９ ６ ８ ０ 帧数据的发送 ， 另外
ＹＲＥ Ｆ 信号 ， 用于 多芯片之间的同步 。 码间同步及 串扰影响， 难 以满足多通道 、 高宽带 、 小型化数传需习 之 ［ 。 输入一对Ｓ
２高速 Ｐ Ｃ Ｂ 设 计
基于FPGA实现JESD204B高速接口设计
基于FPGA实现JESD204B高速接口设计作者：曹鹏飞来源：《无线互联科技》2018年第23期摘要：JESD204B接口是高速ADC和DAC芯片采用的数据通信接口之一，具有传输速率高，抗干扰能力强，芯片间同步方便等优点。
目前国内JESD204B 接口应用多由国外集成芯片提供，缺乏自主性和灵活性。
为了加强JESD204B 接口自主设计，文章阐述了基于FPGA GTX 高速收发器实现JESD204B接口通信的方法，详细说明了JESD204B接口的FPGA设计实现方案、同步化处理机制等内容。
利用多通道JESD204B接口实现高速串行数据的传输，有效解决了传统并行数据采集存在的问题，满足实际工程的应用需求。
关键词：JESD204B；FPGA；高速串行传输；数据采集模数转换器（Analog-to-Digital Converter，ADC）和数模转换器（Digital to Analog Converter，DAC）在众多领域中应用非常广泛，随着工艺的发展和实际应用的需要，采样速率和采样精度越来越高，采用传统的CMOS接口和LVDS接口已经无法满足设计的要求，而采用基于CML的JESD204B接口可以很好地解决这一问题，接口单通道速率可达12.5 Gb/s。
在ADC/DAC与FPGA处理芯片之间实现JESD204B接口，可以有效完成芯片间的高速数据传输，并且具有减少器件管脚和封装尺寸，减少占用布局空间，降低功耗等优点。
1 JESD204B概述JESD204B接口包括3个子类，分别为子类0、子类1和子类2。
JESD204B接口包括3个子类，分别为子类0、子类1和子类2。
3个子类的区别主要体现在同步方式各不相同。
子类0不支持确定性延迟，而子类1和子类2能够支持确定性延迟，可实现片间的数据同步。
子类1通过SYSREF信号在芯片内部产生帧时钟和本地多帧时钟（Local Multiframe Clock，LMFC），同步传输数据并在数字信道上实现已知和确定性延迟。
一种基于JESD204B接口高速数字收发系统上电配置方法[发明专利]
![一种基于JESD204B接口高速数字收发系统上电配置方法[发明专利]](https://img.taocdn.com/s3/m/fb2950e2bb68a98270fefabb.png)
专利名称：一种基于JESD204B接口高速数字收发系统上电配置方法
专利类型：发明专利
发明人：韩斐,史康为,李涛
申请号：CN201910308325.9
申请日：20190417
公开号：CN110032262A
公开日：
20190719
专利内容由知识产权出版社提供
摘要：本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。
本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。
申请人：北京无线电测量研究所
地址：100851 北京市海淀区永定路50号
国籍：CN
代理机构：北京正理专利代理有限公司
代理人：付生辉
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一种基于JESD204B协议的板内、板间数据采集同步技术的实现
2022年 3月 March 2022Digital Technology &Application 第40卷 第3期Vol.40 No.3数字技术与应用161中图分类号:TN958.92 文献标识码:A 文章编号:1007-9416(2022)03-0161-04DOI:10.19695/12-1369.2022.03.51一种基于JESD204B协议的板内、板间数据采集同步技术的实现陆装驻成都地区航空军代室 陈东随着数字采集技术的飞速发展，在科研及工程中，采用单路A/D数据采集电路对多路信号数据进行分时采集。
目前在雷达通信、实时监控、相关仪器仪表数字化显示等场景的应用，越发凸显出多通道数据采集同步技术的重要性。
在设计多通道数据同步采集卡时，因其内部是多路ADC同时采样，不进行细致规划，不能得到同步的多路采样数据流。
本文介绍了一种基于JESD204B收稿日期:2021-12-11作者简介:陈东(1983—),男,贵州六盘水人,研究生,高级工程师,研究方向:航空装备。
协议的板内、板间数据同步技术，通过高精度时钟分配芯片、优化信号走线实现了板内各通道的真正实时的同步采集，并且可以方便灵活地实现多块板卡的板间同步，具有高速、高精度、多路同步采集的特点。
国内外对多通道同步数据采集技术的研究大致相同，基本采用选用多个A/D，通过选取不同时间段来对多个通道进行测量的方式。
国外一些IC公司宣称创新的图1 采集板卡组成框图Fig.1 Block diagram of the acquisition board数字技术与应用 第 40 卷162多路同步采集A/D芯片也往往是利用时间片转换对多通道进行采集，并非真正的同步采集芯片；分时转换采集，所带给电路的时间延时使其难以适应高速电路中采集的需求。
对多采集板卡应用实际有效的同步技术，行业内未曾发现比较突出的研究[1]。
1 采集板卡的功能及组成文章研究的16通道采集板卡（以下简称采集板卡）主要功能是实现16通道数据同步采集及数据的同步传输，组成框图如图1所示：由图1可知，采集卡同步采集选用AD9656，其配置JESD204B数据接口，单芯片集成4通道，最高采样率125MSPS，支持多芯片同步采集。
基于FPGA实现JESD204B高速接口设计
基于FPGA实现JESD204B高速接口设计曹鹏飞【摘要】JESD204B接口是高速ADC和DAC芯片采用的数据通信接口之一,具有传输速率高,抗干扰能力强,芯片间同步方便等优点.目前国内JESD204B接口应用多由国外集成芯片提供,缺乏自主性和灵活性.为了加强JESD204B接口自主设计,文章阐述了基于FPGA GTX高速收发器实现JESD204B接口通信的方法,详细说明了JESD204B接口的FPGA设计实现方案、同步化处理机制等内容.利用多通道JESD204B接口实现高速串行数据的传输,有效解决了传统并行数据采集存在的问题,满足实际工程的应用需求.【期刊名称】《无线互联科技》【年(卷),期】2018(015)023【总页数】3页(P19-21)【关键词】JESD204B;FPGA;高速串行传输;数据采集【作者】曹鹏飞【作者单位】天津中德应用技术大学智能制造学院,天津 300350【正文语种】中文模数转换器（Analog-to-Digital Converter，ADC）和数模转换器（Digital to Analog Converter，DAC）在众多领域中应用非常广泛，随着工艺的发展和实际应用的需要，采样速率和采样精度越来越高，采用传统的CMOS接口和LVDS接口已经无法满足设计的要求，而采用基于CML的JESD204B接口可以很好地解决这一问题，接口单通道速率可达12.5 Gb/s。
在ADC/DAC与FPGA处理芯片之间实现JESD204B接口，可以有效完成芯片间的高速数据传输，并且具有减少器件管脚和封装尺寸，减少占用布局空间，降低功耗等优点。
1 JESD204B概述JESD204B接口包括3个子类，分别为子类0、子类1和子类2。
JESD204B接口包括3个子类，分别为子类0、子类1和子类2。
3个子类的区别主要体现在同步方式各不相同。
子类0不支持确定性延迟，而子类1和子类2能够支持确定性延迟，可实现片间的数据同步。
基于JESD204B的高速串行数据收发接口设计
基于JESD204B的高速串行数据收发接口设计
徐凤萍;龚至诚;王巍
【期刊名称】《指挥控制与仿真》
【年(卷),期】2018(040)005
【摘要】目前的ADC/DAC多采用并行传输接口,在进行数据采用分析时,存在着串扰高、传输同步困难的一系列难题,为了解决这些问题,推出了以JESD204B为基础的高速串行数据传输接口.接口基于Xilinx公司的Virtex-7系列FPGA为核心控制单元设计电路,对于单通道来讲,其对应的传输速率是6Gb/s,进行有关信息收发检测,证明了传输信息的同步性以及整个方案的可行性.结果证明,基于JESD204B的串行传输办法不仅有效化解了并行传输存在的缺陷,同时有效降低了PCB布线难度,并且节约了成本.
【总页数】4页(P129-132)
【作者】徐凤萍;龚至诚;王巍
【作者单位】江苏自动化研究所,江苏连云港 222061;江苏科技大学电子信息学院,江苏镇江 212003;江苏自动化研究所,江苏连云港 222061
【正文语种】中文
【中图分类】TP368.1
【相关文献】
1.基于FPGA的高速串行数据收发接口设计 [J], 刘安;禹卫东;马小兵;吕志鹏
2.基于JESD204B协议的高速数据传输接口设计与实现 [J], 张金凤;孟爱权;袁子乔
3.一种基于AFDX的高速串行数据转换接口设计与实现 [J], 张立辉;王红春;刘智武;白杨
4.基于FPGA实现JESD204B高速接口设计 [J], 曹鹏飞
5.基于JESD204B协议的ADC高速串行接口设计与实现 [J], 梁晨
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基于JESD204B协议的接收端电路设计
基于JESD204B协议的接收端电路设计
孔玉礼;陈婷婷;万书芹;邵杰
【期刊名称】《电子与封装》
【年(卷),期】2022(22)12
【摘要】设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。
单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据
处理、错误统计和模块解帧实现协议的数据链路层和传输层。
搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。
基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足
JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。
【总页数】7页(P73-79)
【作者】孔玉礼;陈婷婷;万书芹;邵杰
【作者单位】中国人民解放军海军七○一工厂;中国电子科技集团公司第五十八研究所
【正文语种】中文
【中图分类】TN919.3
【相关文献】
1.JESD204B协议中自同步加解扰电路设计与实现
2.基于JESD204B协议的高速雷达波形产生电路设计
3.基于JESD204B协议的发送端电路设计
4.一种用于
JESD204B协议的8B/10B并行编码电路设计与实现5.符合JESD204B协议的传输层电路设计
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基于JESD204协议的高速串行采集系统
基于JESD204协议的高速串行采集系统
冉焱;席鹏飞
【期刊名称】《电子科技》
【年(卷),期】2015(028)005
【摘要】在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中,要求数据转换级提供越来越宽的分辨率和越来越高的采样率.并行接口的物理布局和串行LVDS方法的比特率限制,给设计人员带来技术障碍.文中基于Xilinx Vertx6 FPGA 的GTX高速串行接口实现了JESD204B协议,有效地解决了传统采集数据并行传输时的各种问题.
【总页数】4页(P17-19,23)
【作者】冉焱;席鹏飞
【作者单位】西安电子科技大学电子信息攻防对抗与仿真重点实验室,陕西西安710071;西安电子科技大学电子信息攻防对抗与仿真重点实验室,陕西西安710071【正文语种】中文
【中图分类】TN911.73
【相关文献】
1.基于串行总线的井下多通道高速高精度数据采集系统的设计 [J], 成向阳;鞠晓东;卢俊强;乔文孝
2.基于JESD204协议的AD采样数据高速串行传输 [J], 张峰;王战江
3.基于高速串行接口的雷达信号采集回放系统 [J], 刘梦婷;陈伟
4.基于LTC1865和McBSP的高速串行数据采集系统设计 [J], 李富伟;翟守忠;何
万平;骆拓
5.基于JESD204 B的射频信号高速采集系统设计 [J], 和爽; 王红亮
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(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 (43)申请公布日 (21)申请号 201910308325.9
(22)申请日 2019.04.17
(71)申请人 北京无线电测量研究所
地址 100851 北京市海淀区永定路50号
(72)发明人 韩斐 史康为 李涛
(74)专利代理机构 北京正理专利代理有限公司
11257
代理人 付生辉
(51)Int.Cl.
G06F 1/26(2006.01)
G06F 13/42(2006.01)
(54)发明名称
一种基于JESD204B接口高速数字收发系统
上电配置方法
(57)摘要
本发明公开一种基于JESD204B接口高速数
字收发系统上电配置方法，该方法包括连接高速
数字收发系统并上电，对ADC芯片、DAC芯片、
LMK04828_AD时钟芯片及LMK04828_DA时钟芯片
进行硬件复位；对LMK04828_AD时钟芯片及
LMK04828_DA时钟芯片进行第一次寄存器配置，
发送SYNC同步信号以及对LMK04828_AD时钟芯片
及LMK04828_DA时钟芯片进行第二次寄存器配
置；及对FPGA可编程逻辑器的JESD204B接口模块
进行复位，对ADC芯片、DAC芯片寄存器进行参数
配置，及启动同步监测程序。
本发明规范了高速
数字收发系统上电配置流程，避免出现时钟撞
沿、系统上电不同步或者链路不稳定的情况，同
时加入同步监测程序，避免了由于JESD204B接口
链路建立失败导致系统崩溃，从而使得系统具有
很高的稳定性、抗干扰性、
可靠性和环境适应性。
权利要求书2页 说明书6页 附图2页CN 110032262 A 2019.07.19
C N 110032262
A
权 利 要 求 书1/2页CN 110032262 A
1.一种基于JESD204B接口高速数字收发系统上电配置方法，其特征在于，所述高速数字收发系统包括FPGA可编程逻辑器、ADC芯片、DAC芯片、LMK04828_AD时钟芯片、LMK04828_ DA时钟芯片及时钟分发芯片；其中所述FPGA可编程逻辑器包括JESD204B接口模块、ADC同步监测模块、ADC寄存器配置模块、系统复位模块、DAC寄存器配置模块、LMK04828配置产生模块以及LMK04828寄存器配置模块，其中，所述系统复位模块通过所述JESD204B接口模块分别与所述ADC芯片和所述DAC芯片电连接，所述ADC同步监测模块通过所述JESD204B接口模块与所述ADC芯片电连接，所述系统复位模块通过所述ADC寄存器配置模块与所述ADC芯片电连接，所述系统复位模块通过所述DAC寄存器配置模块与所述DAC芯片电连接，所述系统复位模块还与所述ADC同步监测模块所述LMK04828配置产生模块以及所述LMK04828寄存器配置模块分别电连接，所述LMK04828配置产生模块与所述LMK04828寄存器配置模块电连接，所述LMK04828寄存器配置模块与所述LMK04828_AD时钟芯片和所述LMK04828_DA时钟芯片通过PCB走线互联；所述FPGA可编程逻辑器与上位机通过光纤连接；所述LMK04828_AD时钟芯片与所述ADC芯片电连接；所述LMK04828_DA时钟芯片与所述DAC芯片电连接；所述时钟分发芯片与所述LMK04828_AD时钟芯片和所述LMK04828_DA时钟芯片电连接；及所述信号源于所述上位机和所述时钟分发芯片电连接；
所述高速数字收发系统上电配置方法包括：
步骤S1：连接所述高速数字收发系统并上电，对所述ADC芯片、所述DAC芯片、LMK04828_ AD时钟芯片及所述LMK04828_DA时钟芯片进行硬件复位；
步骤S2：对所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片进行第二次寄存器配置；及
步骤S3：对所述FPGA可编程逻辑器的所述JESD204B接口模块进行复位，对所述ADC芯片、所述DAC芯片寄存器进行参数配置，及启动同步监测程序。
2.根据权利要求1所述的上电配置方法，其特征在于，所述步骤S1具体包括：
步骤S101：所述信号源输入100M同源时钟、200M同源时钟和400M同源时钟，其中200M同源时钟为所述LMK04828_AD时钟芯片的时钟输入，所述400M同源时钟为所述LMK04828_DA时钟芯片的时钟输入，所述100M同源时钟进入所述FPGA可编程逻辑器的锁相环；
步骤S102：所述FPGA可编程逻辑器对所述100M同源时钟进行分频锁相，其中10M的分频时钟作为所述ADC芯片、所述DAC芯片、所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片的复位以及配置时钟；
步骤S103：时钟锁定后进行锁定指示，当锁定信号为高电平时，启动复位计数，第一预设时间后结束所述DAC芯片、所述LMK04828_AD时钟芯片及所述LMK04828_DA时钟芯片的硬件复位；
步骤S104：对所述ADC芯片采用脉冲形式进行复位；及
步骤S105：当第二预设时间后结束所述FPGA可编程逻辑器内部程序的软件复位。
3.根据权利要求2所述的上电配置方法，其特征在于，所述第一预设时间为2秒。
4.根据权利要求2所述的上电配置方法，其特征在于，所述第二预设时间为3秒。
5.根据权利要求2所述的上电配置方法，其特征在于，所述步骤S2具体包括：
步骤S201：所述FPGA可编程逻辑器内部程序结束软件复位时，对所述LMK04828_AD时钟
2。