适合硬件实现的JPEG2000码率控制算法及其VLSI结构设计

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一种JPEG2000码率控制算法的硬件实现

Ａｂｓｔｒａｃｔ：Ａｈａｒｄｗａｒｅ — ｏｒｉｅｎｔｅｄａｎｄｆａｓｔ — ｔｒｕｎｃａｔｉｎｇｔｉｅｒ一２ｅｎｃｏｄｅｒｒａｔｅｃｏｎｔｒｏｌａｌｇｏｒｉｔｈｍｉｓｐｒｏｐｏｓｅｄｂａｓｅｄｏｎｐａｒａｌｌｅｌｔｉｅｒ一１ｃｏｄｉｎｇ．Ｉｎｓｔｅａｄｏｆｔｈｅｏｒｉｇｉｎａｌｄｉｖｉｓｉｏｎｏｐｅｒａｔｉｏｎｉｎｔｈｅｓｔａｎｄａｒｄ，ａｌｏｏｋｕｐ — ｔａｂｌｅｍｅｈｏｔｄｃｏｍｂｉｎｅｄｗｉｔｈｓｈｉｆｔｉｎｇｏｐｅｒａｔｉｏｎｉｓｐｒｏｐｏｓｅｄ．Ａｒａｔｅ — ｄｉｓｔｏｒｔｉｏｎｓｌｏｐｅｔａｂｌｅｉｓａｐｐｌｉｅｄｆｏｒｑｕｉｃｋｌｙ
０引言
ＪＰＥＣ２ｏ００是在ＪＰＥＧ标准的基础上提出的新
一
编码系统的速度瓶颈。因此，提高ｔｉｅｒ一１的编码效率，进而提升整个系统的编码速度成为当今研究的
代的静态图像压缩标准１Ｊ，与ＪＰＥＧ相比，有许多
热点课题。经过专家学者们的大量研究，目前解决
这一问题大致有两种方法：一种是通过ｔｉｅｒ一２截断算法控制ｔｉｅｒ一１编码，优先对重要性较高的小波系数子带和位平面进行编码ｊ，当已编码的码率达到目标码率时即停止ｔｉｅｒ一１编码，实现按需编码，

JPEG2000算术解码器的VLSI实现

维普资讯
第３卷５
第６期
电子科技大学学报
ＪｕａｆｉｅｓｔｆＥｅｔｏｉｃｅｃｎｅｈｏｏｙｏｉａｏｒｌｖｒｉｏｌｃｒｎｃＳｉｎｅａｄＴｃｎｌｇｆｎｏＵｎｙＣｈｎ
区间可以表示为［＋ｃ＋】ＣＱ，ＣＡ，相应的小概率区间可以表示为［，ＣＱ】Ｃ＋ｃ。因此可以看出、Ｃ满足以下递推关系：ＭＰ编码；Ｓ
Ｃ＋＝Ｃ＋』１』
４。４一＋＝
ＬＳＰ编码：Ｃ＋＝Ｉ，
收稿日期：０４０ — １２０ — ８３基金项目：国家８３６计划资助项￣（０２ＡＩ４０２０ＺＩ５）Ａ作者简介：方眙０７一．男．硕士．９９）主要从事图像与通信系统的专用集成电路等方面的研究．
ＶＯ．５Ｎｏ６１３．Ｄｅ．０６ｃ２０
２０年ｌ０６２月
ＪＥ００ＰＧ２０算术解码器的ＶＳ实现ＬＩ
方晗，黄全平，周荣政，洪志良
（复旦大学专用集成电路国家重点实验室上海杨浦区２０３）０４３
【摘要】介绍了ＪＥ２０编解码流程以及ＪＥ２０算术编码的原理．针对传统算术解码器过慢的情况，出了一种动ＰＧｏＯＰＧｏＯ提态的流水线算术解码器结构，给出了相应的硬件实现的框图，该结构通ｉＰＡ虹Ｇ验证．采用７Ｓ２ｍ＇ＭＣ０５工艺，Ｔ．进行了ＡＩＳＣ
的实现．
关键词ＪＥ２０；算术编码器；流水线；ＭＱＰＧ００编码
中图分类号Ｔ７Ｎ４文献标识码Ａ

JPEG2000编解码算法及优化研究

JPEG2000编解码算法及优化研究JPEG2000是新一代的静态图像压缩国际标准，它具有优越的图像压缩性能和高的图像质量，不仅克服了传统JPEG静态图像压缩标准在高压缩时出现方块效应的缺点，并且提供了图像渐进传输、图像质量可伸缩、无损／有损压缩及感兴趣区域编码等特性，可以应用于数码相机、医疗图像、数字图书馆、网络传输等方面。

JPEG2000的这些特性主要是来源于小波变换、比特平面编码和算术编码技术。

由于这些技术的引入，JPEG2000的算法复杂度也相应提高，且在一定程度上限制了JPEG2000的应用。

在分析JPEG2000编解码器基本原理之后，本文对JPEG2000标准中的算法复杂度较高的模块：小波变换、分数比特平面编码等模块进行优化实现。

JPEG2000中的小波变换支持整数变换和分数变换，实现图像的多分辨率解析，是JPEG2000实现图像渐进传输的基础。

但小波变换是对一个图像片(Tile)进行处理，需要较大的存储空间。

分数比特平面编码是对小波变换后的系数进行比特平面意义上的通道扫描从而生成上下文(Context)和编码比特fDecision)，其算法复杂度高且耗用存储空间大。

因此本文的优化工作主要是基于DSP平台上，结合DSP处理器的结构特点，对JPEG2000的编解码器在代码上、存储空间上和算法上等方面进行优化。

JPEG2000的高压缩性能主要来自于码率控制算法。

JPEG2000的码率控制算法基于率失真准则，是一种最优率失真码率控制算法，可以在相同码率下获得最优的图像质量，但其算法必须在算术编码器编完所有图像码字后，才能进行码率控制算法，丢弃对图像贡献不大的图像码字，从而实现图像的压缩，因而它不是一种实时的码率控制算法，限制了编码器的编码效率。

因此本文通过分析JPEG2000中的小波变换特点及编码特点，提出了一种基于线性预测的码率控制算法，以提高JPEG2000编码器的编码性能。

由于JPEG2000中的EBCOT(Embedded Block Coding with Optimized Truncation)模块是以比特平面编码扫描为基础，是JPEG2000中最为耗时的模块，其算法复杂度也最高，成为整个系统的瓶颈。

JPEG 2000标准中MQ编码器的VLSI结构设计

JPEG 2000 标准中MQ 编码器的VLSI 结构设计引言JPEG 2000 是为了弥补JPEG 的不足而提出的新一代静止图像压缩国际标准。

其目标是对多种类型的静止图像实现高效压缩，并要求压缩码流具有较好的抗误码性能，用户可对图像进行多种形式的累进传输，还可以对压缩码流进行随机访问和处理。

JPEG 2000 用基于上下文的自适应算术编码取代JPEG 系统中的赫夫曼编码，对量化后小波变换系数的二进制位平面进行算术编码。

算术编码对每一小波子带分块独立进行位平面编码，并将每个位平面分在3 个子位平面通道内进行编码。

虽然现有算术编码在算法上做了很多改进，但算法的复杂性和大量的编码数据导致MQ 编码器的实际工作效率仍然很低。

为了提高MQ 编码器的编码速度，对编码流程进行优化，提出一种基于三级流水线的MQ 编码器的VLSI 结构。

1 MQ 编码器原理JPEG 2000 的编码系统流程如图1 所示。

在JPEG 中，作为无损压缩DCT 系数的熵编码方法，采用了霍夫曼编码(算术编码为选项)。

霍夫曼编码因按DCT 系数大小来分配可变码长，所以查表处理形成主体，能够简单实现霍夫曼编码。

但是，由于预先调查了解符号系列的统计性质后制表，所以此后一旦有与其性质相违背的符号输入进来，就难免使压缩特性恶化，这个不足限制了其应用范围。

补救霍夫曼编码这一缺点的就是JPEG 2000 中被采用的自适应算术编码。

算术编码的构思是作为Elias 编码，依据为人们所熟悉的划分递归概率区间的设想，在Elias 编码中，对于具有“0”或“1”值的二进制符号系列，以各自概率值比率将当前概率区间划分成两个子区间，被分配给实际产生符号的概率值区间下限值构成代码串。

即代码串按二进制符号系列的输入逐次被递归地修正下去。

JPEG 2000 中采用算术编码，其基本规则像Elias 编码那样，不是以符号“0”和“1”的实际值来区别，而是分别作为。

JPEG2000码率控制算法研究

V
上海交通大学硕士学位论文
ABSTRACT
algorithms could achieve higher coding efficiency compared with other typical ones. In addition, the idea that SEUCA makes use of the interframe correlation to improve the coding efficiency, and the idea that LASD divides the total rate allocation process into two stages and utilizes two buffers to control the allocation respectively can also benefit for other video compression standards.
I
上海交通大学硕士学位论文
摘要
该算法根据各个码块所在子带的能量权重系数的大小，选择不同的每次熵编码编码通道数，在熵编码的同时进行码率控制ቤተ መጻሕፍቲ ባይዱ可在保证压缩图像质量的同时提高一定的编码效率。对于Motion-JPEG2000，本文主要研究了恒定码率编码（CBR）和可变码率编码（VBR）两种方式下的码率控制算法问题。本文首先较为详细地叙述了几种典型的CBR算法和VBR漏桶算法，并且具体实现和验证了Motion-JPEG2000的两次扫描VBR编码。为提高MotionJPEG2000的编码效率，本文提出了两种较为有效的码率控制算法： SEUCA （Slope Estimation Using Correlation Algorithm）和LASD （Leakbucket Algorithm with Scene-change Detection）。SEUCA算法利用帧间相关性，使用前一个已编码帧的率失真斜率值估计当前帧的率失真情况，并结合使用IREC ( Integrated Rate-control and Entropy-coding )和 EIREC算法 ( Enhanced Integrated Rate-control and Entropy-coding )进行编码，可以有效地提高CBR编码的编码效率，降低编码计算冗余。 LASD算法通过场景切换检测将视频序列合理地划分为若干个场景图像组，先为每个场景图像组分配对应的平均码率，然后再进一步为图像组中的每帧图像分配各自的编码码率。此时缓冲区里的样本帧编码情况可以表征更加广泛的图像帧，因而各帧的码率分配更加合理，可以取得图像质量更为恒定的VBR码流。为验证上述的几种码率控制算法的性能，论文将其与其它比较典型的算法进行了多方面的分析和比较，理论分析和仿真实验的结果均表明本文所提出的算法编码效率更高，编码性能更好，比较有利于图

JPEG2000算术编码器的算法优化和VLSI设计

JPEG2000算术编码器的算法优化和VLSI设计刘文松;朱恩;王健;徐龙涛;林叶【期刊名称】《电子学报》【年(卷),期】2011(039)011【摘要】The algorithm and the hardware implementation of Arithmetic Coder (AC) in JPEG2000 are studied. A new kind of the sequence structureof the Renormalization Procedure (RP) is proposed. With the independent total-shift prediction procedure added,the current context can be processed serially by AC without loop computation.Based on the proposed algorithm, the 3-stage pipeline architecture with a slave pipeline is designed, where the pipeline is used to process the common situation ofno byte-output and the slave pipeline is used to detect and process the byte-output situation separately, in order to reduce the critical path of the sub circuits.The synthesis result by the technolog y library of TSMC 0.18μm shows that the system clock frequency is 578MHz and the throughput is about 520 Msymbols/paring with the published works by the same technology library at home and abroad,they are optimized by 40% and 26% at least respectively.%研究了JPEG2000算术编码器的算法和电路实现.提出了重归一化规程的一种新的顺序结构,通过添加独立的总移位次数预测规程,使得编码算法可以一次性顺序完成当前上下文的处理.据此设计了具有从流水线的三级流水线电路结构,流水线用于处理无编码字节输出的常规情况,从流水线单独处理编码字节的输出,从而有效缩短了各级电路的关键路径延时.基于TSMC 0.18μm工艺的综合结果表明,系统时钟频率为578MHz,吞吐量约为520Msymbols/s.与采用相同工艺的国内外研究成果相比,分别提升了40％和26％以上.【总页数】6页(P2486-2491)【作者】刘文松;朱恩;王健;徐龙涛;林叶【作者单位】东南大学射频与光电集成电路研究所,江苏南京210096;东南大学射频与光电集成电路研究所,江苏南京210096;中国科学院自动化研究所,北京100190;东南大学射频与光电集成电路研究所,江苏南京210096;东南大学射频与光电集成电路研究所,江苏南京210096【正文语种】中文【中图分类】TN492【相关文献】1.应用于JPEG2000的高性能MQ编码器VLSI设计 [J], 陈超伟;梁煜;张为;包娜;刘艳艳2.基于叉形编码路径的JPEG2000位平面编码器VLSI结构的设计与验证 [J], 刘文松;朱恩;王健;孙磊;林叶3.JPEG2000中算术编码的VLSI结构设计 [J], 乔世杰;樊炜;高勇4.JPEG2000全并行位平面编码器的VLSI设计验证 [J], 刘文松;朱恩;王健;徐龙涛;黄宁5.JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现 [J], 徐伟哲;苏阳平;许旌阳;王进祥因版权原因，仅展示原文概要，查看原文内容请购买。

基于嵌入式的JPEG 2000编解码系统的设计与实现

基于嵌入式的JPEG 2000编解码系统的设计与实现由于数字图像/视频的数据量巨大,对其进行压缩编码以便于存储和传输是普遍的做法。

传统上衡量一种图像/视频编码算法的主要指标有两个:压缩效率和重建质量。

怎样以最小的数据率得到最好的质量是所有编码标准关注的焦点。

近年来,伴随着互联网的持续扩张和移动通信的快速发展,涌现出了大批的多媒体业务,其中包括视频会议、可视电话、视频监控、网络电视、手机电视、远程医疗、数字图书馆,等等。

这些新兴业务在压缩效率和重建质量的基础之上,希望图像/视频编码技术提供一些新的特性,主要有:●编码时延尽可能小;●精确的码流速率控制;●强健的抗误码能力;●在同一码流中实现无损和有损压缩;●可伸缩性——能够根据需要动态地调整码率、质量、分辨率;●安全性,版权保护。

JPEG 2000是新一代图像/视频编码标准,它采用小波变换代替了传统的基于分块的DCT变换,不仅从根本上解决了以往标准无法避免的块效应,而且很好地实现了上面所列的特性。

这是由于小波变换具有与人眼视觉系统相符的多分辨率分析能力,现代应用所需要的许多特性,如多分辨率编码、多层质量控制、嵌入式码流等,均能与小波图像编码结构非常自然地融合在一起。

在理论分析上,JPEG 2000相比其他一些图像/视频编码标准具有很多独特的优势,但在实际应用上,它并没有像人们所预期的那样迅速得到推广。

究其原因,一方面是由于它推出较晚,市场在很大程度上已被其他标准占领。

而另一方面,广大厂商之前没有给予它足够的支持,缺乏成熟而廉价的产品和解决方案。

拿芯片来说,目前知名芯片厂商中仅有Analog Device有比较完整的相关产品系列。

本文致力于设计一个用硬件实现的完整的JPEG 2000编解码系统,力图能够充分体现JPEG 2000标准的优点,并且具备体积小、功耗少、成本低、接口全、控制简单等特点,初步适应部分实际应用的需要。

所做工作具体包括以下内容:(1)研究了JPEG 2000编码标准中的相关思想和算法,主要包括小波变换、多分辨率分析、EBCOT等,从原理上分析JPEG 2000获得上面这些好处的内在原因。

JPEG2000中位平面编码的VLSI结构设计

第30卷　第6期2007年12月电子器件Ch inese Jou r nal Of Elect ro n DevicesVol.30　No.6D ec.2007V L SI Ar chitectur e of J P EG 2000Bit 2Plane CodingQ IA O S hi 2j ie ,Z H A N G Yi 2mi n ,GAO Yon g(Dep art ment of Elect roni cs En gineeri ng ,XI ’an Uni versi t y o f Technol ogy ,XI ’an 710048,Chi na )Abstract :Bit 2plane coding i s used to encode the code block of quantized di scret e wavelet coefficients.The al gorit hm is st udied and verified by C Language ,then t he VLSI architecture is proposed to implement t he four basic coding operations and the three coding passes of bit 2plane coding .The VLSI architect ure i s simulated and synt hesized suc 2cessfull y.The practical result s test ed by logic analyzer under t he image processing system shows t hat t he archit ec 2t ure is correct.The 32×32code block can be encoded e ffic iently under 50MHz.This architect ure can be used as a com pact and e ffic ient IP core for JPEG 2000V L SI implementation.K ey w or ds :J P EG 2000;Bi t 2Pla ne Codi ng ;VL SI ;Verilog HDL ;C La nguage EEACC :2570;6120BJ PEG2000中位平面编码的V L SI 结构设计乔世杰,张益民,高　勇(西安理工大学电子工程系,西安710048)收稿日期622作者简介乔世杰(62),男,副教授,研究方向为小波变换图像编码算法及其VL SI 实现等,j _q @6摘　要:位平面编码用于对量化的离散小波变换的码块数据进行编码.通过对位平面编码算法的分析和C 语言验证,给出了位平面编码的四种基本编码操作和三个编码通道具体的VL SI 结构实现.对位平面编码器的VL SI 结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50M Hz 的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP 核应用于目前正在开发的J P EG 2000图像编码芯片中.关键词:J P EG 2000;位平面编码;VLSI ;Verilog HDL ;C 语言中图分类号:TN 919.81 文献标识码:A 文章编号:100529490(2007)0622229204 位平面编码是一种运算量很大的编码算法,它约占整个J P EG 2000编码运算量的70%,所以需要专用的硬件来实现,因此,专用的位平面编码芯片的设计已成为J PE G 2000的关键技术.在J PE G 2000标准[122]制订过程中,世界各大芯片厂商对此寄予极大关注.目前,美国半导体厂商Analog Devices 公司推出第一款J PE G 2000编解码芯片,TI 和飞利浦半导体公司同样在进行J P EG2000芯片的开发工作.近年来,国内外许多高校和研究机构也掀起了J P EG2000的研究热潮,并在这方面取得了许多阶段性的成果[325].本文通过对J PEG 2000中位平面编码算法的分析和验证,给出了明确的VLSI 结构实现位平面编码的四种基本编码操作(零编码、符号编码、幅度细化编码、游程编码)和三个编码通道(清除通道、重要性传播通道、幅值细化通道),并用Verilog HDL 编写了相应的模块,最后对其进行了仿真、综合和测试.该方案在零编码的过程中,对小波变换后的四个子带按编码规律分为两类,同时将整个游程编码变成一个查表的过程,提高编码效率的同时简化了电路结构.1　位平面编码的算法位平面编码的对象是J PE G 2000的小波变换结果中的32×32码块数据,最终要生成上下文和判断组成上下文对(cx ,d),以作为J PEG2000中算术编码器编码所需的概率模型的索引.J P EG 2000编码系统如图1所示.位平面编码首先应初始化码块数据对应的各环境状态变量,包括重要性状态变量,:2001217:199shi ie iao 12.co m.:重要性编码通道状态变量,幅值细化通道状态变量.在32×32码块的小波系数中找到最大值,通过最大图1　J P EG2000编码系统框图值计算出最高位平面.在位平面编码的同时,要进行环境变量的实时刷新处理,以便在编码的过程中得出相应的上下文对.位平面上的所有系数都需经过三次扫描(最高位平面只进行清除通道编码),首先扫描并判断属于重要性传播通道的系数,对其进行编码;其次扫描并编码属于幅度细化通道的系数;最后用清除通道对当前位平面中尚未被编码的系数进行编码.位平面编码的流程如图2所示.图中表示满足该通道编码的条件才进行编码,否则跳到下一步.图2　位平面编码流程图根据上述的位平面编码算法流程,完成该编码算法的C语言验证.这里给出标准512×512大小的le na图经过一级小波变换后以RAW格式存储的显示结果,如图3所示.为了便于显示,在这里对其中一个8×8的图像块先进行J P EG2000中必要的预处理和与上面处理l ena图一样的一级小波变换,然后按位平面编码流程完成对位平面编码算法的验证.下面是用C语言完成的编码结果.图3　5x5图的小波变换结果图2　位平面编码的V L SI结构设计根据上述位平面编码的流程,这里给出位平面编码的硬件架构,如图4所示,其中包括:最高位平面求取单元(max);位平面编码所需的5个存储器有重要性状态存储器(ram_u)、重要性编码通道状态存储器(ram_pi)、幅值细化通道状态存储器(ram_vi sit ed)、待编码符号存储器(ram_x)、待编码量值存储器(ram_v);产生位平面编码所需要的地址(addr)和相对地址(relati ve_addr)的地址产生单元(addr_ge nera te);上下文数据产生单元包括游程编码上下文数据产生单元(RLC_context)、零编码上下文数据产生单元(ZC_co nte xt)、符号编码上下文数据产生单元(SC_conte xt)、幅值细化编码上下文数据产生单元(MRC_context)以及控制整个编码过程的核心控制单元(Cont roller)组成.控制单元控制各个部分的工作状态(用各部分的使能信号加以控制),通过状态机来实现整个系统的编码过程.图4　位平面编码的硬件架构位平面编码是通过控制单元(Cont roll er)的状态机对三个编码通道的安排来实现的,控制单元的状态机如图5所示.控制单元的状态机共分为8个状态.()I空闲状态,当错误发生或系统复位时,进入该状态()I z初始化状态存储器以及小波0322电　子　器　件第30卷1212le na1dle:.2nitiali ation:图5　控制单元的状态机系数最大值的求取;(3)Max _level _sel ect :是否是最高位平面的判决;(4)Cupp :进入清除通道的编码;(5)Spp :进入重要性传播通道的编码;(6)MRP :进入幅值细化通道的编码;(7)Br ush :刷新状态存储器;(8)B PC_over :完成整个码块的所有位平面的编码状态.下面对位平面编码过程中的四种上下文数据产生单元电路结构的设计分别加以介绍.2.1　零编码的电路结构设计零编码将会根据待编码数据比特周围的8个邻域数据重要性(包括:h 、h 为水平邻域数据重要性变量,v 、v 为垂直邻域数据重要性变量,d1、d2、d3、d4为四个角的邻域数据重要性变量)情况生成9种上下文.为了有效实现LL L H HL H H 四个子带的编码,经过分析发现LL L H 和HL 的编码方法有规律可寻.LL 和L H 的编码方法完全相同,HL 与它们相比,只需调换∑H i∑V i ,就可以与LL 和L H的编码方法归为一类.而H H 单独归为一类.其电路结构如图6所示.图6　零编码电路结构2.2　符号编码的电路结构设计符号编码的结果是由被编码比特的水平和垂直邻域数据的重要性情况和符号位决定.符号编码的方法具体如下:如果获取的符号位为1,就给相应的重要性状态值加个负号.再通过判断水平贡献(Horizon Cont ribut ion )和垂直贡献(Vertical Cont ribution)的取值,来得到最终的上下文.符号编码的电路结构如图7所示.图7　符号编码的电路结构2.3　幅度细化编码的电路结构设计幅度细化编码除了和编码数据的水平和垂直邻域数据的重要性情况有关之外,它还和数据是否是第一次被“幅度细化”编码的状态(dat a_out_visit ed )有关.幅度细化编码的电路结构如图8.图8　幅度细化编码的电路结构2.4　游程编码的电路结构设计当一个编码样本列(连续4个比特数据)的所有相邻数据都为不重要时,开始进行游程编码处理.由于是被编码的对象是一列连续四个比特,在编码过程中有很强的规律性,再加上这连续四个比特的变化也只有6种情况,所以被编码的规律是可被总结的,以使整个编码变成一个查表的过程如表所示1322第6期乔世杰,张益民等:J P EG 2000中位平面编码的VL SI 结构设计1.1.表1　游程编码的规律表V[3:0](Cx ,d )0000(17,0)0001(17,1)(18,1)(18,1)(9,x3)0010(17,1)(18,1)(18,0)(9,x2)(0,0)0011(17,1)(18,1)(18,0)(9,x2)(0,1)(9,x3)0100(17,1)(18,0)(18,1)(9,x1)(0,0)(0,0)0101(17,1)(18,0)(18,1)(9,x1)(0,0)(0,1)(9,x3)0110(17,1)(18,0)(18,1)(9,x1)(0,1)(9,x2)(0,0)0111(17,1)(18,0)(18,1)(9,x1)(0,1)(9,x2)(0,1)(9,x3)1000(17,1)(18,0)(18,0)(9,x0)(0,0)(0,0)(0,0)1001(17,1)(18,0)(18,0)(9,x0)(0,0)(0,0)(0,1)(9,x3)1010(17,1)(18,0)(18,0)(9,x0)(0,0)(0,1)(9,x2)(0,0)1011(17,1)(18,0)(18,0)(9,x0)(0,0)(0,1)(9,x2)(0,1)(9,x3)1100(17,1)(18,0)(18,0)(9,x0)(0,0)(9,x1)(0,0)(0,0)1101(17,1)(18,0)(18,0)(9,x0)(0,1)(9,x1)(0,0)(0,1)(9,x3)1110(17,1)(18,0)(18,0)(9,x0)(0,1)(9,x1)(0,1)(9,x2)(0,0)1111(17,1)(18,0)(18,0)(9,x0)(0,1)(9,x1)(0,1)(9,x2)(0,1)(9,x3)3　仿真、综合和测试结果为了验证以上提出的V LSI 结构,我们用模块化的设计方法,分别编写以上各个模块的VerilogH DL 模型,最后在顶层模块中将各个子模块组装起来,生成VLSI 的总体结构,并对其进行仿真、综合和测试.3.1　功能仿真对位平面编码的架构进行了Verilog_R TL 级代码的描述,并用ModelSi m6.0对R TL 级代码进行仿真[6].下图为经过Cupp 、S pp 、MR P 通道编码后产生上下文数据的功能仿真波形,并且仿真结果与用C 语言作位平面编码算法验证的结果一致.图9　Cupp 的功能仿真波形图10　Spp 的功能仿真波形图11　MR P 的功能仿真波形3.2　综合使用Alt era 公司的开发工具Quart us II 5.0进行综合[7],采用的是CycloneII 系列的EP2C35F672C8芯片,综合结果表明,对一个32×32的码块进行位平面编码,时钟clk 的频率可达到50.26MH z ,使用的逻辑单元(LE)总数为6752,寄存器总数为3305,功率为85W 33　测试对我们自己开发的图像验证系统[8]上电,如图所示,从逻辑分析仪(T x TL 6L y 2图12　图像验证系统zer)检测到的部分信号:C3(7)、A2、C 3(3)、A3分别代表时钟(clk)、上下文(Cx)、判断(dx)和被编码的数据量值(data_out_v ).如图13、图14和图15所示,实测的波形,与前面的功能仿真波形一致.图13　Cupp 的测试波形图14　Spp 的测试波形图15　M RP 的测试波形4　结论本文给出了位平面编码器的VL SI 结构,并对其进行了仿真和综合,最终在图像验证系统上的实测结果与仿真结果一致.该编码器能够实时得对32×32的码块数据进行位平面编码,可以作为单独的IP 核在J P EG 2000图像编码芯片中加以应用.我们正在进行的工作就是将已开发并通过测试的数字小波变换器、位平面编码器、算术编码器的IP 核整合成完整的J PEG2000核心编码系统.参考文献:[1]　J PE G2000Part I Final Com m it t ee Draft Vers io n 1.0[S].ISO/IEC J TC1/SC29WG 1,2000,N1646R :932102.[2]　Skodras A.,Christ opoulos C ,Ebrahi m i T.The J PEG 2000st ill image co m p ression st andard [J ].IEEE Signal Pro cess.Mag ,2001,18(5):36258.[3]　刘雷波,李德建,王学进等.J PEG2000DWT 变换器和EB 2COT 编码器的VL SI 结构设计[J ].清华大学学报(自然科学版),2003,43(4):5732576.[4]　王勇,郑南宁,梅魁志等.一种高效的J PE G 2000位平面编码器设计[J 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应用于JPEG2000的高性能MQ编码器VLSI设计

2018年6月第45卷第3期西安电子科技大学学报（自然科学版）JOURNAL OF XIDIAN UNIVERSITYJ un. 20丄8Vol. 45 No. 3doi :丄 0.3969/j.issn.丄 00丄-2400.2018.03.014应用于JPEG2000的高性能M Q编码器V L S I设计陈超伟丄，梁煜丄，张为丄，包娜丄，刘艳艳2(1.天津大学微电子学院，天津300072;2.南开大学电子信息与光学工程学院，天津30007D摘要：目前，M Q编码器由于自身严格串行的工作特点，成为限制J P E G2000编码性能提升的一个关键瓶颈.文中提出了一种适用于J P E G2000图像压缩算法的高性能M Q编码器.该M Q编码器通过采用Index值预测等优化方法实现编码时间的缩短以及存储需求的降低.此外，文中还将提出的M Q编码器应用到丁丨^丄编码当中，并根据位平面编码器的输出特点，提出了一种接口设计来实现位平面编码器与M Q编码器的高效连接，从而实现单位时钟周期内丁丨^丄编码吞吐率最高3倍提升.经F P G八验证，文中提出的M Q编码器与目前的结构相比，在吞吐率方面可以取得至少丄0%的提升，存储需求也明显下降.关键词：J P E G2000;T i c r丄编码；M Q编码器；超大规模集成电路中图分类号：T N47文献标识码：八文章编号：100-2400(2018)03-0074-06VLSI design of an efficient MQ encoder for JPEG2000CHENChaowei1，L I A N G Y U，Z H A N G W i，B A O N a1，LIUYanyan2(1 .School of Microelectronics, Tianjin U n i v. ,Tianjin 300072,C h i n a;2. School of Electronic Information a n d Optical Engineering, N a n k a i Un i v. ,Tianjin 300071 ,China)Abstract:T h e M Q e n coder has b e c o m e the bottleneck of the i m p r o v e m e n t of the p e r f o r m a n c e ofJ P E G2000coding because of its serial processing nature. T h i s pap e r presents a high efficient M Q encoderfor the J P E G2000i m a g e c o m p r e s s i o n s y s t e m.Index prediction a n d s o m e other optimization technique hav ebee n used to shorten the encoding tim e a n d reduce required m e m o r y.Besides, in order to apply the efficientM Q encoder into the T^I c t I encoder, a n e w design for realizing the interface b e t w e e n B P C e ncoder a n d M Qe ncoder is also presented based o n the output characteristics of B P C a n d the t h r o ugh p u t of the Tier 1e ncoder can be raised u p to three times. T'he M Q e n coder is synthesized o n F'P G A,a n d i t can achieve atleast 10 %t h r o u g h p u t increase c o m p a r e d to the existing structure.T h e required m e m o r y has reduced obviously.K e y W o r d s:J P E G2000;Tier 1e n c o d e r；M Q e n c o d e r；v ery large scale integration circuitsJPEG2000是一种被广泛应用于各个领域的新型图像压缩标准.最优化嵌人式编码（Embedded Block Codingwith Optimal Truncation,EBCOT)承担了 JPEG2000的主要编码工作，并占据了整体编码时间的80%以上.T ier丄编码作为EBCOT的主要部分，是优化JPEG2000整体编码性能的关键.T ier丄编码由2个编码器完成：位平面编码器（Bit Plane Encoder, BPC)以及M Q编码器.BPC根据3种编码通道产生上下文- 判决对（Contex-Decison pair，CXD) ,CXD对进人M Q编码器完成编码并最终产生压缩码流.当前影响T ier丄编码的主要瓶颈在于M Q编码器的编码性能较低.M Q编码器串行工作的特点以及复杂的算法给优化工作造成了困难，传统的M Q编码器单位时钟周期内只能处理丄个CXD对，且编码时间较收稿日期：20丄7-07-丄0 网络出版时间：20丄7-丄2-04基金项目：国家自然科学基金资助项目（丄474080)作者简介：陈超伟（丄992—)，男，天津大学硕士研究生，E-niail: chenchaoweit;ju@_t;iu. cdu. cn.网络出版地址：http://k n s cnki. net/kcms/detail/6丄.丄076. TN. 20丄7丄204.丄424. 028. html第3期陈超伟等：应用于JPEG2000的高性能M Q编码器VLSI设计75长.目前M Q编码器的优化思路主要有两种：①设计单位时钟周期内能并行处理多对CXD对的编码器；② 提高单位时钟周期内处理单个CXD对的速度.根据第一种思路提出的优化结构虽然能实现多对并行处理，但是编码器工作频率不高，并且牺牲了大量的硬件面积以及存储资源.此外，部分编码器在输入多对相同CXD对的情况下，会出现无法并行工作的问题，导致吞吐率严重下降[].针对第2种优化思路，目前也有许多优化结构被提出.文献[2]针对编码过程当中较为复杂的Renormalization操作进行优化，但其优化结构只能在前后输入的CXD对不同的情况下发挥作用.文献[3]通过附加电路处理发生概率极低的编码操作，减少了关键路径.但附加电路也占据了大量电路面积.文中将根据第2种优化思路来优化M Q编码器结构.此外，文中还将提出一种接口设计使得提出的MQ 编码器结构有效地运用到T ie rl编码当中，实现Tier 1整体编码吞吐率最高3倍的提升.1 MQ编码器工作原理M Q编码器是一种二进制自适应算数编码器，根据输入的C X D对不断调整编码区间以实现编码操作[4].每一个C X D对都与一个Index值和M P S值相关联，两者都被存放在Index值查找表（IndexLookup Table，IL T)当中.每个Index值又指向一个存储在概率估计值表（ProbabilityEstim ateTable，P E T)里的条目.PET—共有47个条目，每个条目包括4个重要编码参数：Qe、N M PS、N L P S和SW ITCH.编码器根据判决值D与M P S值是否相等，从C O D EM PS和C O D E LP S当中选择一种作为当前的编码模式来完成编码工作.每一种编码模式还包括Renormalization操作以及Byte-out操作.M Q编码器用寄存器A和寄存器C来记录当前编码区间.前者用来存放编码区间的宽度，后者用来存放编码区间的下边界值.寄存器A的值必须保持在0. 75<A<1. 50这一范围当中.寄存器C是一个28位的整型数.一旦寄存器 A的值低于0.75,那么Renormalization操作就会执行，通过移位加倍使得寄存器A的值回到规定范围内，寄存器C也会随之移位.寄存器C T用来记录移位次数.编码器通过执行Byte-o u t操作输出压缩字节.当寄存器C T的值减小到0,则输出寄存器C当中的压缩字节，一个C X D对最多可输出2个压缩字节，即进行两次Byte-out操作.2高性能MQ编码器结构2.1 MQ编码器图1所示为文中提出的高性能M Q编码器结构.该结构包含两部分：Index值预测模块以及主体编码模块.2. 1. 1 Index值预测模块在M Q编码器编码过程中，如果执行了 Renormalization操作，IL T可能会发生更新.因此，为了得到正确的Index值，后一个输入CXD对往往必须等待前者编码完全结束，从而大大增加图1 高性能M Q编码器结构了编码等待时间.文中运用Index预测模块来提前获得待编码CXD对的Index值.一旦预测工作结束，该模块将生成一个S ta tM Q信号，将Index值传递给主体编码模块，并通知其可以幵始后续编码，从而无需等待前一个CXD对编码结束，缩短了等待时间，同时也使得流水线结构得以运用到后续编码当中.此外，由于M PS值与对应Index值的最低位相等，因此，无需在IL T当中进行额外存储，从而减小了 IL T的存储需求.Renorm信号由主体编码模块给出，用于标记是否执行Renormalization操作.图2所示为Index值预测模块的电路结构.Index 1表示当前编码CXD对的Index值.Index 2表示为待编码的CXD对预测的Index值.根据当前编码CXD对的判决值认与对应的M PS值是否相等来判断当前编码模式.Index 2有两个可能值：①从未更新的IL T中获取的原始值(Index original);②前一个CXD对在编码过程中产生的更新值(Index_update).预测模块将从中选出一个作为预测Index值，同时更新ILT.预测76西安电子科技大学学报（自然科学版)第45卷模块预测工作伪代码如下所示：Index 2 =((CX1==CX2)&&Renorm)? Index—update:Index—originalIndex—update=(D l==M PS)? N M PS:NLPS图2 I n d e x值预测模块的电路结构Index值预测模块为待编码C X D对提供Index值，预测的Index值是从I L T以及P E T中选取的，这两个查找表都由JP E G2000标准规定，因此，只要预测模块正常工作，Ind ex值的预测就不会出现错误.针对Index预测模块的功能验证，文中将预测模块与主体编码模块结合之后形成完整M Q编码器进行整体功能验证，从而保证验证结果的准确性和全面性.详细验证方案将在下文介绍.2. 1. 2主体编码模块的流水线结构如图3所示，主体编码模块是一个4级流水线结构.下面对各级流水线的工作进行说明.(1)第1级流水线.编码器从P E T当中获得Q e等编码参数.为了减小存储需求，文中对Q e的存储进了优化.此外，P E T当中还存储了寄存器A在C O D E LP S编码模式下发生重归一化时所要移位的次数LZ.(2)第2级流水线.本级流水线主要进行寄存器A的更新，并产生Renorm信号将传递给Index值预模块.如果当前编码模式为CO D ELPS，那么寄存器A的移位可根据上一级流水线查表得到的L Z值实现一次性移位.(3)第3级流水线.为了避免因使用28位加法器导致关键路径变长，寄存器C的更新被拆分成低16 C16和高12位C12，分两级进行.其中低16位C16更新在本级流水线完成.(4)第4级流水线.完成寄存器C高12位C12的更新，并执行Byte-o u t操作.文中对寄存器C最终更新当中所用到的M A S K信号产生电路进行了优化.表1Q e的分类I n d e x Q e(H E X)Q e(Binary)组别I n d e x Q e(H E X)Q e(Binary)组别00x5601aaa aaaa 0000 00011300x1101000b b b b b b b00001210x3401aaa aaaa 0000 00011220x1801aaa aaaa 0000 00011360x0221000b b b b b b b00001230x0a c1000b b b b b b b0 00012370x0141000000c cccc cc01340x0521000b b b b b b b0 00012350x0221000b b b b b b b0 00012440x0005000000c cccc cc01360x5601aaa aaaa 0000 00011450x0001aaa aaaa 0000 000111460x5601aaa aaaa 0000 00011 290x1201aaa aaaa 0000 00011注：表中a、b、c表示每组当中各个Q e数值不同的位.第3期陈超伟等：应用于JPEG 2000的高性能M Q 编码器VLSI 设计772. 1. 3主体编码模块的优化(1) Q e 存储的优化.Q e 的位宽是15.文中将P E T 当中的47个Q e 分成3组，每组当中的每个Q e 有8位是相同的.因此，只需存储剩余的连续7位，从而节省了 53%的存储空间.表1所示即为Q e 的分类.(2) Renorm 信号的产生.Renorm 信号用来标记是否执行 Renormalization 操作.该信号的产生电路如图4所示.通过比较判决值D 与M P S 值也就是Index 值最低位即可判断当前编码模式.在编码模式C O D E L P S 中，Renormalization 操作一定执行.而对于编码模式CO DEM PS ，在A - Qe <0. 75的情况下， Renormalization 操作才执行.(3)M A S K 信号生成的优化.编码器执行Byte -o u t 操作之后，寄存器C 的保留位由M A S K 信号决定，并得到最终更新值. 为了实现Byte -o u t 操作与寄存器C 最终更新的并行完成，文中对M A S K 信号生成电路进行优化.如图5所示，M A S K 值被初始化为0x F F F F F F F ，并根据Byte -o u t 操作输出的字节数以及 F lu sh 信号进行移位更新.移位有3种可能：输出1个压缩字节时的移位（shift _1)、输出2个压缩字节时的移位（shift _2)以及执行F lu sh 操作时的移位（shift _flush ). C T _a d d l 表示第1个字节输出后C T 被重置的值，CT _add 2表示第2个字节输出后C T 被重置的值，两者都为7或8. L Z 表示寄存A 的前移0个数.2.2BPC 与MQ 编码器的接口设计针对B P C 输出的特点，文中设计了一种高效的接口结构.如图6(a )所示，B P C 输出3种通道类型的数据，经分幵之后通过对应先入先出（First In First O u tF IF O )通道传递给指定的 M Q 编码器，3个通道的M Q 编码器并行工作.2. 2. 1 B P C 输出特点第1级流水线#新时值寄存器」移位次数寄存器乂移位次数Flushm m#新时值第4级流水线c临时更新值CMASK最终更信号产新电路生电路c 16临时更新值^____(t图3 主体编码模块4级流水线结构B PC 通过3种不同的编码通道产生3种C XD 对.3种编码图4 R e n o r m 信号产生电路通道分别为：重要性通道MRP )以及清除通道（CleanupPass ，CP). 3种CXD 对有所差异，每个CXD 对的最高两位将用来指示其所属编码通道，可用来作为区分依据，分幵后的3种CXD 对分别为bpc_out_sp 、bpc_out_mrp 以及bpc_out_cp.2. 2. 2 接口设计针对3种CXD 对，接口设计包括3套F I F O 通道，每套F I F O 通道当中有多个t o 单元.t o 的数目根据对应编码通道在单位时钟周期内所能产生最大CXD 对数目而定.由于BPC 和M Q 编码器存在吞吐率差异，F I F O 采用异步读写，配备了写控制模块和读控制模块.写控制模块采用从低到高循环并行写入t o 的方式.如图6(b )所示，设置一个写信号“writefifo”，其位78西安电子科技大学学报（自然科学版)第45卷宽与fifo 数目相同，每一位表示对应的fifo 是否写入数据.同时设置一个写指针“sta tp o in t ”，用来指向下一个将要写入数据的空i ◦.进入写控制模块的所有C X D 对将并行写入对应空fifo 当中.读控制模块设置读指针“reacLfifo ”，每个时钟周期从所有i o 中取出一个并输出，然后在下一个周期指向下一个i o3结果与讨论3.1MQ 编码器文中将提出的高性能M Q 编码器在Xilinx Virtex 5 XC 5V L X 330 F P G A 上进行验证.测试结果表明，该M Q 编码器能够取得的最大工作频率为181. 434 M H z 吞吐率达到181. 434 Msymb 〇l /sec ，所用Slices 数目为210,关键路径延时为2. 432 ns .M Q 编码器通过查表的方式完成编码，一旦出现编码错误是难以恢复的.为了使得改进M Q 编码器结构能运用到 JP E G 2000编码器当中，必须保证改进结构功能的正确.为了验证预测模块的功能，文中采用了 Ja sp e r 作为验证标准.Jasper 是一款JP E G 2000编码器的幵源软件，可以作为改进结构编码结果的参照.文中采用的功能验证方案如图7所示.测试图像首先通过Ja sp e r 完成JP E G 2000前期的预处理、离散小波变换、量化、B P C 编码过程，最终生成C X D 对数据存放于T X T 文件当中.然后将数据文件导入至改进M Q 编码器当中进行编码，同时Ja sp er 继续进行编码，最终对比两者的编码结果来确定改进M Q 编码器结构是否能够正确完成编码.功能验证结果表明，改进结构能完成编码，得到正确的压缩字节.文中还将所提出的M Q 编码器结构与部分文献的优化结构进行性能比较，对比结果如表2所示.为了提高对比的全面性，引入了 F o M 参数，其计算公式如式（1)所示，式中的Throughput 表示编码器吞吐率， Slices /L E s 表示编码器所用S lice 或者L E 的数目，Memory (bitS )表示编码器所用存储资源大小.为了保证结果的准确性，比较双方均使用同样的FP G A .FoM t h r o u g h p u t /〔Slices/LEs + M em 〇r y (b t S)〕.(1)3.2Tier 1 编码文中将提出的M Q 编码器运用到Tier 1编码当中，并在Xilinx Virtex 5 XC 5V L X 330 F P G A 上进行验证.通过多份测试数据统计表明，大部分位平面均能通过B P C 产生3个编码通道的C X D 对，因此，3个MQ 编码器可以并行工作，从而实现Tier 1编码吞吐率的3倍提升.但部分位平面会出现个别编码通道不产生 C X D 对的情况.此时，无C X D 对输入的M Q 编码器没有工作，Tier 1整体编码吞吐率未达到最理想值.图7 改进M Q 编码器结构验证方案第3期陈超伟等：应用于JPEG2000的高性能M Q编码器VLSI设计79表2编码器性能比较架构F P G A最大工作所用所用频率/M H z S l i c c s/L E s数目存储/bit文献[1]本文E P3S L50F484C2155. 950/215. 420735/853文献[2]/本文X C5V L X3079. 836/181. 4341 976/213文献[5]/本文E P2S90F1508I1106. 200/203. 750 2 588/831文献[6]/本文X C4V L X80 4 8. 300/135. 64 9 6 974/4 101509/539文献[7]/本文X C5V L X50T27.4341046/215文献[]/本文X C4V L X80123. 250/135. 649375/4101449/539文献[9]/本文X C4V L X801 17. 939/135. 649461/410文献[10]/本文E P1S10B672C6173. 790/200. 260568/8201877/329架构最大处理C X D数目吞吐率/(M S y m b o l •sec 1 )F o M文献[1]/本文2/1155. 950〜31 . 900/215. 420文献[2]/本文1/179. 836/18. 434文献[5]/本文2/1212. 400/203. 750文献[6]/本文2/196. 600/135. 6490.013 7/0. 305 7文献[7]/本文1/127. 000/18. 434文献[]/本文1/1123. 250/135. 6490.264 7/0. 305 7文献[9]/本文1/11 17. 939/135. 649文献[10]/本文1/1173. 790/200. 2600.253 6/0. 2382注：文献[1-2,5,7,9]未提供所用存储数据，无法计算F o M，故表中未列出比较；文献[1]的结构在输入的两个C X D对相同的情况下，无法实现并行编码，吞吐率下为最高值的一半（155.95).4结束语文中提出了一种运用于_IPEG2000的高性能M Q编码器.通过Index预测等优化方法，实现编码速度提升以及存储消耗的减少.同时，文中还将提出的M Q编码器运用到T ie r1编码当中，提出一种高效的接口设计来实现BPC和M Q编码器的并行工作.在BPC的3种编码通道均输出CXD对的情况下，T i e r l编码整体吞吐率可以实现3倍的提升.参考文献：[1] C A O H，Z H A N G Y F, J I A N G H X.A H i g h-t h r o u g h p u t M Q C o d c r A r c h i t c c t u r c B a s c d o n D c p c n d c n c c E x t r a c t i o nM e t h o d[C]//P r o ceedings of the 2014I E E E International C o n f c r c n c c o n I m a g c Processing. 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基于JPEG2000的自适应算术编解码器的研究与实现

基于JPEG2000的自适应算术编解码器的研究与实现JPEG2000是联合图像专家组提出的新一代静止图像压缩标准,通过引入多项创新技术,JPEG2000可以提供比JPEG更高的编码效率和更多的新功能。

自适应算法编码作为JPEG2000的重要算法模块之一,具有比传统Huffman编码更高的性能,但同时其固有的高复杂度也成为JPEG2000编解码系统实现的速度瓶颈。

因此研究JPEG2000自适应算术编解码算法的高速硬件实现具有重要的应用价值。

首先,本文对JPEG2000标准中的自适应算术编解码算法进行了深入分析,在此基础上,立足于硬件高速实现,充分考虑硬件并行执行的优势,对编解码算法进行了优化,主要包括:1.概率估计过程的优化。

本文对标准中的索引表和概率估计表进行了整合及扩展,将标准中概率估计的两级查表过程合并为一级,加快了概率估计的处理速度。

2.编解码区间更新过程的化简。

本文对标准中编解码的条件判断进行了归纳化简及并行化处理,使得不同的编解码方式可以同步执行,充分利用了硬件实现的并行性以加快编解码速度。

3.重归一化的加速。

针对标准中重归一化过程效率低下的循环执行方式,通过对区间更新方式的预检测及对概率估计表进行扩展,并采用整体移位的策略,提高了重归一化的执行效率。

4.字节输出及字节输入的优化。

分别对编码中字节输出过程及解码中字节输入过程进行优化,对标准中的判断条件进行归纳化简,将串行的处理流程转化为并行执行。

在此基础上,本文提出了基于流水线的自适应算术编解码器的VLSI架构。

基于优化的编解码流程,同时考虑到流水线各级的平衡,本文将编码器架构分为概率估计、编码区间更新、字节输出三个流水级模块,解码器架构分为概率估计、解码区间更新、字节缓存三个流水级模块。

考虑到运算时钟频率的提高,每个流水级分为两个时钟周期执行。

本论文同时设计了统一的可配置算术编解码器的VLSI架构,通过三级流水线的动态配置,在编解码速度及资源消耗方面取得了较好的平衡。

JPEG2000编解码系统的优化与实现

JPEG2000编解码系统的优化与实现
JPEG2000标准压缩算法采用离散小波变换(DWT)和优化截断的嵌入式块编码(EBCOT)算法,相较于JPEG算法有许多优势,在世界上许多图像处理的领域应用广泛。

本文通过详细分析原有IP硬件结构,发现其在占用面积和支持图像分辨率方面非常有必要进行优化。

本文通过对JPEG2000标准协议的压缩算法进行分析,首先利用编码和解码部分算法相似、过程相逆的特点,对编解码结构进行优化整合,实现一种可以同时具有编码或解码功能的硬件结构,大大减小硬件面积。

针对整体硬件结构,复用编解码所需的小波系数存储器及码流存储器,整体存储器面积减少62%;针对小波正反变换部分,根据编码或解码模式选择不同的流水结构,复用存储器及逻辑资源;针对位平面扫描算法,复用上下文生成等逻辑及存储器资源;针对MQ算法,复用基于状态迁移的概率估计逻辑。

然后在硬件结构优化完成的基础上,进一步扩展IP功能,提出两种方案实现支持尺寸为1024×1024大分辨率图像编解码IP的设计,方案一采用“拼接法”将图像划分为4个尺寸为512×512叠块完成实现,方案二采用“整体优化设计法”完成实现,两种方案完成的硬件设计各有优缺点,可根据不同场景实际需求选择使用。

本文针对优化完成的结构,采用Verilog HDL语言完成硬件代码实现,并通过对IP核进行充分的验证和性能分析,在代码覆盖率、自洽性、可配置功能等诸多方面表现优异,编码模式最高工作频率可达接近150MHz,解码模式最高工作频率可超过
175MHz,满足实际编解码需要。

本文利用Xilinx工具搭建SoC系统,构建了基于FPGA的系统级验证平台,可以实现完整的编码或解码功能,解码时可通过显示器显示重构后的图像,验证了设计的功能。

JPEG2000编码器中的高可靠码流组织VLSI设计

JPEG2000编码器中的高可靠码流组织VLSI设计JPEG2000是ISO/IEC和ITU的联合技术委员会（JTC）于2000年发布的静
止图像压缩标准，其核心算法采用了离散小波变换（DWT）以及优化截断嵌入式块编码（EBCOT），在各种压缩比下可以获得优于现有遥感图像压缩算法的恢复图像质量，因此研究基于JPEG2000算法的高可靠图像压缩芯片对于我国航天遥感事业的发展具有重大的现实意义。

本文主要研究JPEG2000算法中高可靠码流组织的VLSI设计。

针对压缩芯片需要支持外部SRAM、外部SDRAM以及内部存储器三种工作模式的要求，本文提出并设计了内存管理单元MMU，可以对这三种存储模式实现统一调度与管理。

该方案可以充分利用芯片内部的存储资源并可以提高芯片的灵活性。

针对空间应用的可靠性要求，本文一方面采用汉明编码或三模冗余对状态机、关键逻辑以及存储器进行保护，提高芯片的抗单粒子翻转能力，另一方面结合图像压缩的特点对码流组织模块进行了单帧独立设计，可以保证即使某一帧发生了错误，也不会扩散到下一帧，确保芯片在发生单粒子翻转导致错误后仍可以在短时间内自动恢复正常工作。

本文设计实现的码流组织模块分别在BEE4平台与单粒子实验平台进行了验证，实验结果表明该模块在功能、资源、速度以及可靠性方面均满足设计指标要求。

JPEG 2000标准中MQ编码器的VLSI结构设计

JPEG 2000标准中MQ编码器的VLSI结构设计
尚中祥;宋学瑞
【期刊名称】《现代电子技术》
【年(卷),期】2009(32)14
【摘要】MQ编码器是JPEG 2000标准中重要的无损压缩算法,可获得很高的压缩效率.但因其算法复杂度高,执行速度慢,使其应用受到很大限制.为了获得高速处理能力,设计一种高速MQ编码器的VLSI结构,采用三级流水线结构,对算法进行优化,并改进概率估计表内容.设计使用Verilog进行编程,最后通过Modelsim 6.1进行仿真.实验结果表明,该设计极大地提高了编码速度.这里的研究对于JPEG 2000在实际中的应用有着重要的意义.
【总页数】4页(P83-86)
【作者】尚中祥;宋学瑞
【作者单位】中南大学,信息科学与工程学院,湖南,长沙,410083;中南大学,信息科学与工程学院,湖南,长沙,410083
【正文语种】中文
【中图分类】TN47
【相关文献】
1.应用于JPEG2000的高性能MQ编码器VLSI设计 [J], 陈超伟;梁煜;张为;包娜;刘艳艳
2.JPEG2000中MQ编码器的VLSI结构 [J], 曹斌;李云松;刘凯;邓家先
3.一种高速JPEG2000 MQ编码器的VLSI实现 [J], 王镇道;章兢;曾云;陈迪平
4.一种高速JPEG2000 MQ编码器的VLSI实现 [J], 王镇道;章兢;曾云;陈迪平
5.一种适用于JPEG2000的高速MQ编码器的VLSI实现 [J], 华林;朱珂;周晓方;俞军;章倩苓
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一种JPEG2000码率控制算法的硬件实现

一种JPEG2000码率控制算法的硬件实现
田长松;张为;姜喆
【期刊名称】《信息技术》
【年(卷),期】2014(38)3
【摘要】基于并行的tier-1编码,提出了一种易于硬件实现,快速截断的码率控制算法,用查找表与移位运算代替原始算法中的除法运算,用率失真斜率记录表方法代替寻找最优截断点时的迭代运算,可以快速查找截断点.考虑到图像率失真斜率的概率特性,针对率失真斜率记录表某些项的位宽进行缩减,有效降低了资源消耗.
【总页数】4页(P100-103)
【作者】田长松;张为;姜喆
【作者单位】天津大学电子信息工程学院,天津300072;天津大学电子信息工程学院,天津300072;天津大学电子信息工程学院,天津300072
【正文语种】中文
【中图分类】TN919.81
【相关文献】
1.适合硬件实现的JPEG2000码率控制算法及其VLSI结构设计 [J], 雷杰;孔繁锵;吴成柯;李云松
2.一种率失真最优的JPEG2000码率自适应控制算法 [J], 李其虎;任国强;吴钦章;韩文俊;田园
3.一种适合硬件实现的H.264/AVC宏块级码率控制算法 [J], 王佳;殷海兵;周冰倩
4.JPEG2000新型码率控制算法及其DSP实现 [J], 曾勇
5.JPEG-LS码率控制算法改进及硬件实现 [J], 陈聪;张学全;周盛雨
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JPEG2000中算术编码的VLSI结构设计

JPEG2000中算术编码的VLSI结构设计
乔世杰;樊炜;高勇
【期刊名称】《电子器件》
【年(卷),期】2008(031)002
【摘要】算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.
【总页数】4页(P492-495)
【作者】乔世杰;樊炜;高勇
【作者单位】西安理工大学电子工程系,西安,710048;西安理工大学电子工程系,西安,710048;西安理工大学电子工程系,西安,710048
【正文语种】中文
【中图分类】TN47
【相关文献】
1.上下文相关算术编码的VLSI结构设计 [J], 张菁菁
2.适合硬件实现的JPEG2000码率控制算法及其VLSI结构设计 [J], 雷杰;孔繁锵;吴成柯;李云松
3.JPEG2000算术编码器的算法优化和VLSI设计 [J], 刘文松;朱恩;王健;徐龙涛;林叶
4.JPEG2000中位平面编码的VLSI结构设计 [J], 乔世杰;张益民;高勇
5.JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现 [J], 徐伟哲;苏阳平;许旌阳;王进祥
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JPEG2000新型码率控制算法及其DSP实现

JPEG2000新型码率控制算法及其DSP实现曾勇【期刊名称】《电子科技》【年(卷),期】2011(024)007【摘要】A new rate control scheme for JPEG2000 image compression is presented,it makes the coding efficiency of JPEG2000 compression standard greatly enhance.Based on the progressive pass truncation encoder,and in conjunction with the drill bit-plane truncation a%提出了一种新的基于JPEG2000压缩算法的码率控制算法,使得JPEG2000标准的压缩编码效率得到较大范围的提升。

它在渐进过程截断算法的基础上,结合逐层位平面截断算法,减少了冗余的编码量和算法复杂度,同时经过大量测试,该算法的PSNR值比JPEG2000标准压缩算法略低0.05~0.1 dB。

【总页数】4页(P122-125)【作者】曾勇【作者单位】西安电子科技大学电子工程学院,陕西西安710071【正文语种】中文【中图分类】TN919.31;TP301.6【相关文献】1.适合硬件实现的JPEG2000码率控制算法及其VLSI结构设计 [J], 雷杰;孔繁锵;吴成柯;李云松2.一种率失真最优的JPEG2000码率自适应控制算法 [J], 李其虎;任国强;吴钦章;韩文俊;田园3.基于码率预分配的JPEG2000自适应率控制算法 [J], 孔繁锵;李云松;王柯俨;庄怀宇4.一种JPEG2000码率控制算法的硬件实现 [J], 田长松;张为;姜喆5.基于JPEG2000的码率控制算法的研究 [J], 秦成;陈志云;俞琨;周雁因版权原因，仅展示原文概要，查看原文内容请购买。

有效的JPEG2000小波变换VLSI结构设计

有效的JPEG2000小波变换VLSI结构设计熊承义;田金文;柳健;郑胜;侯建华【期刊名称】《计算机工程与应用》【年(卷),期】2004(040)022【摘要】基于提升的小波变换算法,提出了一种有效的JPEG2000小波变换的VLSI 实现结构.采用了时分复用技术优化结构设计,实现了数据变换的细节分量和近似分量交替输出,以及有效减少了所用乘法器、加法器运算单元和寄存器单元数量,从而有效减少系统占用面积和功耗.该结构实现简单、规则,具有很好的扩展性,非常适合于VLSI设计实现.【总页数】3页(P14-15,66)【作者】熊承义;田金文;柳健;郑胜;侯建华【作者单位】华中科技大学图像识别与人工智能研究所,图像信息处理与智能控制教育部重点实验室,武汉,430074;中南民族大学电子与信息学院,武汉,430074;华中科技大学图像识别与人工智能研究所,图像信息处理与智能控制教育部重点实验室,武汉,430074;华中科技大学图像识别与人工智能研究所,图像信息处理与智能控制教育部重点实验室,武汉,430074;华中科技大学图像识别与人工智能研究所,图像信息处理与智能控制教育部重点实验室,武汉,430074;华中科技大学图像识别与人工智能研究所,图像信息处理与智能控制教育部重点实验室,武汉,430074【正文语种】中文【中图分类】TP301.6【相关文献】1.JPEG2000二维离散小波变换高效并行VLSI结构设计 [J], 兰旭光;郑南宁;吴勇;刘跃虎;刘在德;梅魁志2.一种用于JPEG2000的小波变换VLSI结构设计方法 [J], 陈磊;王峰;段淋;周赟3.JPEG2000小波变换器的VLSI结构设计 [J], 刘雷波;王学进;孟鸿鹰;王志华;陈弘毅;夏宇闻4.一种高吞吐率JPEG2000 9/7离散小波变换VLSI设计 [J], 王建新;朱恩5.JPEG2000中二维小波变换的高速VLSI设计与实现 [J], 陈曙涛;罗桂娥因版权原因，仅展示原文概要，查看原文内容请购买。

基于DSP硬件的JPEG2000算法设计与实现的开题报告

基于DSP硬件的JPEG2000算法设计与实现的开题
报告
摘要：
目前，数字图像在卫星图像、医学图像和视频传输领域中应用越来
越广泛。

JPEG2000作为一种新型的图像压缩标准，已经获得了广泛的应用。

本文将利用数字信号处理（DSP）硬件平台，设计并实现一种基于JPEG2000算法的图像压缩系统，以达到快速、高效、低功耗等要求。

首先，本文将介绍数字图像压缩的基本概念和相关技术，包括离散
余弦变换（DCT）、离散小波变换（DWT）和JPEG2000压缩标准等。

然后，设计使用TI公司的TMS320C6678 DSP芯片实现JPEG2000算法。

通过对DSP硬件平台的分析与设计，建立从压缩图像数据到压缩码流输
出的完整流程，对JPEG2000算法进行优化改进，提高图像压缩的速度和质量。

最后，通过对实验结果的测试和分析进行性能评价和实用性验证。

本文的主要贡献在于设计和实现一种具有高效性和实用性的压缩系统，该系统能够对图像进行JPEG2000压缩，在DSP硬件平台下实现高速、高质量、低功耗等要求，并且可以满足大部分应用场景的需求。

关键词：DSP；JPEG2000；图像压缩；TMS320C6678；实现。

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法在所有码块的所有通道编码完成后，通过计算所有截取点的率失真斜率，找到最优截取斜率以实现码流长度分配．且要计算和存储所有截取点的率失真斜率信息，算法的复ＰＣＲＤ算法对码块的所有通道进行编码，杂度和运算量都比较大、存储器开销也很大、实时性差．如何减少运算量和存储器数量，降低算法复杂度是笔
［］３，４者研究的重点．在这方面国内外学者做了大量研究工作，提出了一些算法．ＴｅＨａｏＣｈａｎｇ等提出的算法
收稿日期：２００７０９１２基金项目：国家自然科学基金重点项目资助（）；国家自然科学基金资助（）６０５３２０６０６０５０７０１２作者简介：雷杰（），男，西安电子科技大学博士研究生，：１９８１Ｅｍａｉｌｉｅｌｅｉａｉｌ．ｘｉｄｉａｎ．ｅｄｕ．ｃｎ．＠ｍｊ
１犘犈犌２０００码率控制算法标准犑
其思想是根据给定的目标码率犚ｍａ搜索ＰＣＲＤ码率控制算法是ＪＰＥＧ２０００标准采用的码率控制算法，ｘ，最优截取斜率λ ，以λ 为门限对码块进行率失真优化截取，再将所有码块的截断码流组织起来，得到ｏｔｏｔｐｐＪＰＥＧ２０００标准码流．要等到所有码块的所有通道编码都完成后，才能进行分层截ＰＣＲＤ码率控制算法是全局优化搜索过程，断点的搜索．因此需要大量的存储器存储所有码块的压缩码流，需要计算、存储所有编码通道的率失真斜率，并进行复杂的率失真斜率奇异点剔除运算，最后搜索出最优的率失真斜率截断点．由此可见，ＰＣＲＤ码率控制算法的运算量和存储量都很大、编码效率低、不利于硬件实现．针对这些缺点，笔者提出适合硬件实现的码率控制算法．
］］５６（）算法［和Ｐ算法［，这两ＰｒｉｏｒｉｔｃａｎｎｉｎａｔｅＡｌｌｏｃａｔｉｏｎＳＯＴ（ＰｒｉｏｒｉｔｃａｎｗｉｔｈＯｔｉｍａｌＴｒｕｎｃａｔｉｏｎ）ｙＳｇＲｙＳｐ种算法都是基于高编码通道优先编码思想，需要循环切换码块编码，并且需要保存所有码块的上下文状态变［］量等信息，算法复杂度高，相关信息存储量大，很难硬件实现．Ｋ．Ｔ等提出的算法７减少了编码运算量和存
自然科学版）５卷西安电子科技大学学报（第３通道数，但算法在确定最优截取斜率时，进行了较多不属于最终码流编码通道的冗余编码，而且斜率每次更新需要按照降序重新排列，增加了运算复杂度．Ｙ．Ｙ．Ｍ等提出了ＰＳＲＡ
（，，）ＳｔａｔｅＫｅａｂ．ｏｆＩｎｔｅｒａｔｅｄＳｅｒｖｉｃｅＮｅｔｗｏｒｋｓＸｉｄｉａｎＵｎｉｖ．Ｘｉａｎ１００７１，Ｃｈｉｎａ７ｙＬｇ：，犃犫狊狋狉犪犮狋ｏｒｔｈｅｐｕｒｏｓｅｏｆｄｅｃｒｅａｓｉｎｈｅｑｕａｎｔｉｔｆｏｅｒａｔｉｏｎａｎｄｒｅｄｕｃｉｎｈｅｓｉｚｅｏｆｍｅｍｏｒａＦｐｇｔｙｏｐｇｔｙ，ｎｅｗｒａｔｅｃｏｎｔｒｏｌａｌｏｒｉｔｈｍｆｏｒＪＰＥＧ２０００ｉｓｐｒｏｏｓｅｄｕｔｉｌｉｚｉｎｈｅｒａｔｅｐｒｅａｌｌｏｃａｔｉｏｎｍｅｔｈｏｄｔｈｅＶＬＳＩｇｐｇｔａｒｃｈｉｔｅｃｔｕｒｅｄｅｓｉｎｏｆｗｈｉｃｈｉｓｇｉｖｅｎａｓｗｅｌｌ．Ａｆｔｅｒｗａｖｅｌｅｔｔｒａｎｓｆｏｒｍａｎｄｑｕａｎｔｉｆｉｃａｔｉｏｎｏｎｔｈｅｏｒｉｉｎａｌｇｇ，ａｐｒｅｄｉｃｔｉｏｎｍｏｄｕｌｅｉｓｉｎｔｒｏｄｕｃｅｄｔｏｅｓｔｉｍａｔｅｔｈｅｅｎｔｒｏｆｔｈｅＥＢＣＯＴｃｏｄｅｂｌｏｃｋｗｉｔｈｉｎｔｈｅｉｍａｅｐｙｏｇ，ａｖａｉｌａｂｌｅｂｉｔｌａｎｅａｎｄｔｈｅｎｔｈｅｐｒｏｏｒｔｉｏｎｂｅｔｗｅｅｎｔｈｅｅｓｔｉｍａｔｅｅｎｔｒｏｆｅａｃｈｃｏｄｅｂｌｏｃｋａｎｄｔｈｅｐｐｐｙｏｓｕｍｍａｔｉｏｎｅｓｔｉｍａｔｅｅｎｔｒｏｆａｌｌｃｏｄｅｂｌｏｃｋｓｉｓｕｓｅｄｔｏａｌｌｏｃａｔｅｔｈｅｒａｔｅｆｏｒｅａｃｈｃｏｄｅｂｌｏｃｋ．ＥＢＣＯＴｐｙｏ，ｃｏｄｅｒｔｒｕｎｃａｔｅｓｔｈｅｃｏｄｅｓｔｒｅａｍａｃｃｏｒｄｉｎｏｔｈｅａｌｌｏｃａｔｅｄｒａｔｅａｎｄｔｈｕｓｔｈｅｏｅｒａｔｉｏｎｔｉｍｅｃｏｎｓｕｍｅｄｂｇｔｐｙ，，ｔｈｅＴ１ｃｏｄｅｒｉｓｒｅｄｕｃｅｄ．ＡｆｔｅｒｃｏｄｅｄｂｔｈｅＴ１ｃｏｄｅｒｅａｃｈｃｏｄｅｂｌｏｃｋｃａｎｂｅｐａｃｋｅｄｔｏｔｈｅｏｕｔｕｔｗｉｔｈｙｐｎｏｎｅｅｄｆｏｒｃｏｍｕｔｉｎｈｅｒａｔｅｄｉｓｔｏｒｔｉｏｎｓｌｏｅａｎｄｃｏｍｌｅｔｉｎｈｅｒａｔｅｄｉｓｔｏｒｔｉｏｎｏｔｉｍｉｚａｔｉｏｎｐｇｔｐｐｇｔｐｔｒｕｎｃａｔｉｏｎ．Ｅｘｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｓｈｏｗｔｈａｔｔｈｅｐｒｏｏｓｅｄａｌｏｒｉｔｈｍｃａｎｅｆｆｉｃｉｅｎｔｌｅｄｕｃｅｔｈｅｃｏｓｔｏｆｐｐｇｙｒ，ａｎｄｔｈａｔｉｔｉｓｍｏｓｔｓｕｉｔａｂｌｅｆｏｒｈａｒｄｗａｒｅｉｍｌｅｍｅｎｔａｔｉｏｎ．ｃｏｍｕｔａｔｉｏｎａｎｄｍｅｍｏｒｓａｅｐｐｙｕｇ：；；；；；犓犲狅狉犱狊ｍａｅｐｒｏｃｅｓｓｉｎｉｍａｅｃｏｍｒｅｓｓｉｏｎｒａｔｅｃｏｎｔｒｏｌｒａｔｅａｌｌｏｃａｔｉｏｎｅｎｔｒｏｓｔｉｍａｔｅｉｇｇｇｐｐｙｅ狔犠ＶＬＳＩｃｉｒｃｕｉｔｓ
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２００８年８月第３５卷第４期
西安电子科技大学学报（自然科学版）犑犗犝犚犖犃犔犗犉犡犐犇犐犃犖犝犖犐犞犈犚犛犐犜犢
Ａｕ．２００８ｇｏ．４Ｖｏｌ．３５Ｎ
适合硬件实现的犑犘犈犌２０００码率控制算法及其犞犔犛犐结构设计
［，］码率控制算法，该算法根据给定的ＪＰＥＧ２０００标准采用ＰＣＲＤ１２（ＰｏｓｔＣｏｍｒｅｓｓｉｏｎＲａｔｅＤｉｓｔｏｒｔｉｏｎ）ｐ目标码率，对所有编码码块的嵌入式码流进行适当的截取，组织打包形成质量可分级的压缩码流．ＰＣＲＤ算
但在高码率下编码冗余比较大，并且增加了最小斜率搜索运算．吴宗泽等提出的实时截断码率控制算储量，
８］法［运算复杂度低，有利于Ｖ但其码率控制不够精确，恢复图像质量损失较大．ＬＳＩ实现，
笔者通过深入分析熵编码的基本原理，提出一种基于码率预分配（的码率控制算ＲａｔｅＰｒｅａｌｌｏｃａｔｉｏｎ）法，并给出了Ｖ算法对码块有效比特平面进行独立的熵估计，按照每个码块的估计熵在所有ＬＳＩ实现结构．指导分配每个码块的码率．若当前编码码块的码率大于给码块的估计熵总和中所占的比例，Ｔ１编码过程中，其预分配的码率，则终止当前码块的编码，并将生成的编码码流直接打包输出，不用等到所有码块都编码完实验结果表明，笔者提出的码率预分配算法码率分配精确，虽然成并经过全局的率失真优化截取后再输出．但却大幅度减少了运算量和存储量，非常适合硬件实现．据此算在压缩性能上略低于标准ＪＰＥＧ２０００算法，法提出的Ｖ处理速度快．ＬＳＩ结构资源占用率低、