CMOS电路场区抗辐照加固工艺研究
CMOS抗总剂量辐照原理及先进加固器件
CMOS抗总剂量辐照原理及先进加固器件CMOS抗总剂量辐照原理主要涉及两个方面：电子辐射和离子辐射。
电子辐射主要包括电离辐射和激发辐射，它们会产生大量的自由电子和电离空穴。
这些电荷载流子会在CMOS设备的极化电荷区域中引起互相之间的空间电荷中和，导致电荷收集效应的增加。
离子辐射主要指高能粒子的撞击效应，使得晶体中的原子受到散射和位移。
这些原子位移会导致晶格缺陷的形成，从而使电子迁移率下降和载流子电流增大。
为了提高CMOS技术在高剂量辐照环境下的抗干扰性能，目前采用了多种加固手段。
首先，人们引入了特殊的材料，如硅-对氧化硅-氮化硅（Si-SiO2-SiN）结构，以提高CMOS技术的辐射稳定性。
这种结构具有很高的密度和低的直接穿隧电流，可有效降低器件的电荷收集效应。
其次，人们研究并应用了特殊的器件结构，如金属栅氧化物半导体场效应晶体管(MOSFET)和硅上绝缘体（SOI）器件。
MOSFET中的薄绝缘层能够阻止电容分布，从而降低了电荷集中效应引起的功耗增加。
SOI器件呈现了良好的辐射耐受性和较低的阈值电压，主要归功于薄硅层和氧化绝缘体之间的强电场。
此外，人们还研究了特殊的工艺技术，如首段辐照和掺杂局部硅等，以提高CMOS设备的抗辐照能力。
综上所述，CMOS抗总剂量辐照的原理主要包括电子辐射和离子辐射。
为了提高CMOS技术在高剂量辐照环境下的抗干扰性能，人们研究开发了一系列先进的加固器件，如采用特殊材料、特殊结构和特殊工艺技术等。
这些先进的加固器件使得CMOS技术在高剂量辐照环境下具有更好的电流容忍性和辐射稳定性，从而为半导体器件的应用提供了更大的可靠性。
纳米高k栅CMOS器件的总剂量效应及加固技术研究
摘要摘要随着空间技术、核科学和微纳电子技术的不断发展， 越来越多的电子器件被广泛应用于航空、航天及战略武器系统中，遭受着恶劣辐射环境的严重考验。
辐射环境中的高能粒子和射线射入半导体器件的氧化区，造成电离损伤，产生氧化层陷阱电荷，从而诱发总剂量（Total Ionizing Dose，TID）效应。
新工艺技术的出现，如绝缘体上硅（SOI）和高k介质层，使得TID成为引起微电子器件性能退化甚至功能失效最主要的辐射效应。
本文以高k栅全耗尽SOI（Fully Depleted SOI，FD-SOI）MOSFET和环栅纳米线晶体管（Gate All-Around Nanowire Transistor，GAA-NWT）研究对象，对其总剂量效应以及相应的加固技术进行了深入系统的研究，主要工作及研究结果如下。
一、提出了一种线性能量转移（Linear Energy Transfer，LET）的高斯—对数模型，推导了辐射场中材料吸收剂量的计算表达式，并基于此对高k材料的辐射敏感性进行了分析。
基于对大量LET试验数据的分析，通过对对数变换后的LET数据进行高斯函数拟合，得出了计算任意粒子在硅中LET的简化表达式，并在此基础上计算了粒子在硅中射程及Bragg峰值，其计算结果与实验数据吻合较好。
提出一种利用LET表达式计算任意初始能量下粒子在硅中Bragg曲线的简化方法，通过使用粒子剩余能量建立起粒子入射深度与LET之间的数学关系，不仅极大地减少了计算耗时，而且与TRIM计算结果吻合度较高。
推导了单向平行辐射场和一般辐射场中材料吸收剂量的计算表达式，建立起粒子通量与吸收剂量之间的数学关系，并在此基础上，计算了HfO2与SiO2在相同辐射环境中的吸收剂量之比，定量分析了HfO2对总剂量辐射的敏感性。
二、对浮体FD-SOI器件的总剂量（Total Ionizing Dose，TID）效应进行了TCAD 仿真，并详细分析了浮体FD-SOI器件TID效应的影响因素。
高可靠集成电路抗辐射加固技术
管带负电荷,在其他 氧 化 层 也 出 现 电 荷 累 积,会 导 致 器 件 的退化与电路失效。
高可靠 抗 辐 照 芯 片 特 别 是 模 拟 电 源 (DC/DC)设 计, 国内的工艺匹配对于总剂量与单粒子能力不足,限制 了 应 用领域,为了达到抗 辐 照 的 目 的,在 设 计 时 需 要 考 虑 工 艺 与设计的 配 合,以 期 达 到 特 殊 的 应 用 领 域 需 求。 目 前, SOIBCD 工艺中的SOI(SiliconOnInsulator)是一种新型 的硅基材料,SOI材 料 与 传 统 硅 器 件 相 比,具 有 抗 瞬 时 辐 照能力强、无闩锁效 应 等 优 点,并 可 有 效 地 降 低 体 硅 器 件 因尺寸缩小 而 引 起 的 短 沟 道 效 应。SOI技 术 与 传 统 体 硅 技术的优势在于其绝缘埋层将顶层的器件和电路与衬底 完全 隔 离 开 来。 但 是 SOI器 件 材 料 的 埋 层 内 存 在 大 量 的 空穴陷阱,当遭受电 离 辐 射 时,空 穴 陷 阱 将 俘 获 因 辐 射 感 生的空穴,导致埋层 内 的 正 电 荷 积 累,引 起 器 件 及 电 路 的 性能退化乃至失效。
1 集成电路存在的抗辐射问题
高能电子、中子 及 次 级 电 子 辐 射 到 CMOS 器 件 的 氧 化层中,会产生电子 空穴,当积累能量足够高时 会 持 续 产 生电子 空穴,进而导致总剂量效应,空穴在外电 场 作 用 下 电子向栅级 移 动,空 穴 向 Si/SiQ2 漂 移,一 部 分 电 子 与 空 穴复合其他的空穴穿 过 氧 化 层,到 达 Si/SiQ2 会 被 俘 获 释 放氢离子,进 而 形 成 界 面 陷 阱,P 沟 道 管 带 正 电 荷,N 沟 道
基于中芯国际0.13um CMOS工艺抗辐照加固设计
基于中芯国际0.13um CMOS工艺抗辐照加固设计随着材料、化学、工程技术等学科的飞速发展以及互相融合,集成电路中器件的最小尺寸不断突破极限。
集成电路是航空航天以及电子产品的核心,随着集成电路尺寸的不断缩小,随之而来的电源电压持续降低、栅氧化层厚度达到几个纳米级别、集成度高等技术上的改变,对集成电路抗辐射加固设计也带来了明显的变化和更严峻的挑战,例如栅氧化层厚度非常薄导致总剂量效应对集成电路造成的影响非常小,电源电压降低导致单粒子效应明显加重,集成度提高导致多位单粒子翻转加重,对抗辐射设计提出了更新和更高的要求。
抗辐射加固设计可以从多个方面进行,例如采用新的材料、开发具有抗辐射的工艺、设计具有抗辐射的电路结构等。
开发新的材料和工艺使成本过高,并且产量需求不高。
采用现有成熟的工艺通过电路设计进行抗辐射加固具有成本低、性能好等优点,成为如今研究的热点。
基于以上原因,本文主要针对单粒子效应以及抗单粒子效应电路加固的方法展开研究,主要内容如下:本文基于中芯国际130nm CMOS工艺,利用Sentaurus TCAD软件对130nm NMOS晶体管进行器件建模与参数校准,然后对其进行单粒子效应器件级仿真,包括不同LET、不同入射角度、不同漏极电压。
通过对仿真结果分析,得出以下结果:单粒子脉冲电流同LET的变化成线性关系;入射角度不同对单粒子脉冲电流也有较大影响,这与器件的结构有关;同一LET下,单粒子脉冲电流随漏极电压的增大而增大,成线性关系。
通过对单粒子效应基本理论的分析提出,对于敏感节点,降低漏极和衬底的电压差可以减小漏极对非平衡载流子的吸收,进而降低单粒子脉冲电流。
随后做了提升源极和衬底电压后不同LET的仿真,通过和未改变衬底电压之前的仿真结果对比,发现提升源极和衬底电压后单粒子脉冲电流有了明显的降低,并且随LET增大而增大的趋势变缓。
通过对仿真结果的分析,结合单粒子效应电荷收集理论,提出了一种单粒子效应加固方法,即源衬电压跟随输出的加固方法,通过对反相器、与非门、或非门加固电路的仿真验证了这种方法具有较强的抗单粒子效应的能力。
深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术
深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。
一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。
集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。
在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显著。
进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。
但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。
本文在深亚微米(0.18μm)和纳米级(65 nm)体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:(1)对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。
研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显著;晶体管负体偏置能够减轻器件总剂量效应。
基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。
模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。
(2)研究了组合逻辑数字电路中SET脉冲的产生和传播。
CMOS反相器辐射加固电路设计
如图 3 所示的仿真结果中 , 右侧的一簇转移曲 线为加固反相器的转移特性曲线 , 左侧的一簇曲 线为传统反相器的转移特性曲线 。从图中可以看 出 , 当阈值电压负漂时 (从 016 V 减小到 0 V ) , 传 统反相器的转移特性右移 , 低电平噪声容限明显 变小 , ΔNM0≈ 016 V , 而所设计的加固反相器在阈 值电压发生较大变化时 , 其转移特性基本保持不 变 , 低电平噪声容限变化很小 , ΔNM0≈ 011 V , 且 转移特性更为陡峭 , 更适合数字化应用 。 仿真结果的模拟思想是将阈值电压的漂移量 作为可控变量 , 从而来模拟总剂量效应 。改变此 变量的值得到一簇转移特性曲线 , 这种模拟过程 能够很好的反映 MOSFET 总剂量辐射效应对反相 器输出特性的影响 。从仿真结果可以看出当设计 加固的反相器受阈值电压漂移的影响很小 , 即所 设计的加固反相器有良好的抗总剂量辐照性能 。 根据电路分析得到了式 ( 1 ) 的电路参数条件 , 通过 设置 MOS器件的宽长比可以很容易的实现此条件 。
0 0 0 0
018 V , 则 n4 的栅压就为 2V g - V tn = 110 V。由 n7
0
和 n8 电流方程有 :
0 2
1 1 0 2 β V tn ) = β 7 ( VDD - V tn +Δ 8 2 2
0
( V g4 - V tn + ΔV tn ) 。其 中 , VDD = 313 V , V tn =
016 V , V g4 为 n4 栅压 110 V , 带入式中有 : 014 +ΔV tn 217 = β 8
, 实际取
β 7 1 = 。 β 30 8
综合以上各步设计分析 , 得到总的加固反相 器电路的各器件参数要求如下 β β p3 7 1 β β ( 1) µ 1, = 2 =4 4, β 30 β 8 n6
CMOS抗总剂量辐照原理及先进加固器件
CMOS抗总剂量辐照原理及先进加固器件随着半导体器件应用的广泛发展，总剂量辐照作为一种典型的辐照方式，成为了半导体器件加固和抗辐照能力提升的关键研究方向。
CMOS抗总剂量辐照原理及先进加固器件的研究，能够有效提高CMOS器件的抗辐照能力、延长器件的使用寿命，并增强电路功能的稳定性。
CMOS抗总剂量辐照原理主要涉及电离辐射和电子捕获两个方面。
电离辐射会引起材料内部的电荷移动，从而导致电阻值的变化，而电子捕获则是因辐照导致电子从导带陷阱级别的能量水平被俘获，从而形成空穴，导致电阻变化。
为了解决这些问题，先进加固器件的研究主要集中在以下几个方面。
首先，针对电离辐射引起的电阻变化，研究者发展了多种抗辐照技术。
其中一种方法是通过选择合适的工艺参数和材料来改善电阻漂移行为。
例如，采用低温氧化硅（SiO2）或氮化硅（Si3N4）作为介质材料，或者使用金属栅极等技术，都能够有效减小电阻的变化。
此外，研究人员还通过设计具有抗辐照性能的场效应管（FET）结构，实现了较低的电阻变化。
其次，针对电子捕获引起的电阻变化，研究者提出了一系列的解决方案。
一种常用的方法是通过优化器件的结构和材料，来抑制电子捕获过程。
例如，添加稀土氧化物或高低介电常数的介质材料，能够显著减小电阻漂移。
此外，研究人员还发展了一种基于硅上硅层间绝缘层（SOI）的CMOS器件结构，通过SOI层的介质屏蔽作用，有效抑制电子捕获过程。
最后，除了上述的结构和材料优化方法外，先进加固器件还包括了一些其他的技术手段。
例如，通过引入补偿技术，如电荷补偿、温度补偿等，能够在一定程度上减小因辐照而引起的电阻变化。
此外，研究人员还提出了一种新型的加固方法，即辐照前注入高浓度杂质，通过优化介质表面电荷分布，来抑制电阻漂移。
总的来说，CMOS抗总剂量辐照原理及先进加固器件的研究，通过优化器件的结构和材料、引入补偿技术以及注入高浓度杂质等方法，在一定程度上提高了CMOS器件的抗辐照能力。
CMOS抗总剂量辐照原理及先进加固器件
CMOS抗总剂量辐照原理及先进加固器件【摘要】随着半导体产业的进步以及空间技术和核工程的快速发展，越老越多的CMOS集成电路被应用于辐照环境当中。
因此CMOS电路面临着更加严峻的挑战。
为了保证CMOS集成电路在严苛条件下的性能表现以及可靠性，抗辐照加固技术应运而生。
本文从抗辐照加固的基本原理出发，分析了辐照失效的机理以及几种不同的失效模式，并简单介绍了几种不同的抗辐照加固结构。
关键词CMOS电路; 总剂量辐照加固;1 辐照失效机理集成电路在辐照环境下的机理大致有以下几种形式：⑴单粒子效应⑵总剂量效应⑶中子辐射效应⑷瞬时辐射效应⑸剂量增强效应⑹低计量率效应。
其中，导致器件失效的影响较大的辐射效应为总剂量效应（TID，Total Ionizing Dose）和单粒子效应（SEE，Single Event Effects）[1]。
下文将具体介绍这两种辐照效应的产生方式及其对电路单元的影响。
1.1 总剂量效应（TID）总剂量效应是当集成电路元器件长期处于辐射环境中时，多次粒子入射将会造成正电荷积累，从而引起器件性能发生退化甚至失效。
当航天器和武器型号中所使用的电子元器件工作在电离总剂量辐射环境中时，会遭遇高能粒子及光子的轰击，其工作参数及使用寿命不可避免地会受到影响和危害，严重时可引起航天系统失效，甚至导致不可想象的航天事故。
电离总剂量辐射对半导体元器件的影响主要体现在隔离二氧化硅层中，如：MOS结构的栅氧化物、隔离氧化物和SOI器件的BOX埋氧层等等。
辐射产生的电子会在几皮秒的时间内被扫出氧化层并被栅电极收集，而空穴会在栅极电场的作用下向Si/SiO2界面处缓慢运动。
然而，有些电子还没有来得及被扫出电场就已经又和空穴复合了。
没有发生复合反应的那部分电子空穴对被称为净电荷量。
没有被复合的空穴会在氧化层中以局域态的形式向界面处做阶跃运动。
当空穴运动到界面附近时，一部分会被界面处的空穴陷阱俘获，形成带正电的氧化物陷阱电荷。
9.CMOS集成电路抗辐射加固工艺技术研究.
哈尔滨理工大学硕士学位论文CMOS集成电路抗辐射加固工艺技术研究姓名:刘庆川申请学位级别:硕士专业:仪器仪表工程指导教师:于晓洋;苏秀娣 20070101哈尔滨理工大学工程硕士学位论文CMOS集成电路抗辐射加固工艺技术研究摘要随着现代科学技术的发展,具有高速信号处理能力和强的抗辐射能力的计算机及控制部件已成为通信卫星、气象卫星、航天飞行器、现代武器等系统的核心部分。
因此,发展具有高速度、强抗辐照能力的集成电路技术是电子信息产业和国防装备系统的关键。
当前,在集成电路芯片制造中,体硅CMOS半导体工艺技术仍占据主导地位,因此,对CMOS集成电路进行加固研究就显得十分必要.由于抗辐照加固技术属于军用技术范畴。
它具有高度的保密性,因此抗辐照加固工艺必须依靠自己的力量,从基础工艺出发进行研究。
用在空间中的电路会受到各种射线的影响,要产生电离辐照效应和单粒子效应等。
本文第一部分主要讲述了CMOS电路的电离辐射效应主要介绍了界面态的产生,并详细分析了辐射感生陷阱电荷的产生过程。
并根据上述原理指导下确定了工艺、设计两方面的抗辐照加固方法,分别介绍了栅氧化层加固,源漏制备技术加固,钝化层加固,场区加固,以及栅氧后高温的影响。
第二部分主要讲述了CMOS集成电路的单粒子效应。
主要介绍了单粒子效应的模型,包括电荷聚集模型、粒子分流模型和电荷横向迁移模型;并介绍了不同的高能粒子的单粒子损伤机理;着重描述了CMOS集成电路的单粒子效应.并且根据上述的损伤机理,从设计和工艺方面提出了抗单粒子效应的方法。
最后根据上面得出的可行的方法研制了抗辐射加固电路CPU,并取得了较好的抗电离辐射和抗单粒子效应的效果。
关键词 CMOS集成电路:电离辐射效应;单粒子效应堕垒堡矍三查兰二堡璺圭兰堡鲨圣Research of CMOS Integrated Circuit Radiation Hardened ProcessAbstractWith the development of modem science technology,the computers and control parts with the ability of handle high—speed signal and strong radiation resistant have become the COre of communication satellite,weather satellite, aircraft and modem weapon ctc.So that,the key of electronics information industry and national defense is to develop high・speed strong radiation resistant integrated circuit technology.At present,in the manufacturing of IC slice,body-silicon CMOS process technology still occupy predominate position.so it is necessary to harden research CMOS IC.Because the Radiation Resistant and Hardened Technology (RRHTbelong to the military technology,it is a secret.So we must study RRHT by ourselves based on basic techniques.The circuits used for space technology,will be affected by various rays,c柚 generate ionizing radiation effect and single-event effect.It is mainly tellsionizing radiation effect and radiation resistant technology on CMOS circuit in the first part,include boundary surface state and induced trap charge of radiation;separately introduce gate oxidation layer hardness,source/drain hardness, passivation layer hardness,field areas hardness and the influence of hi讪 temperature after gate oxidation.The second part mainly tells single event effect.The single event effect model is first tells include charge collect model,particle diffluence model and charge’S transverse transfer model.Then damage effect is tells that cawed by high energy particles.Then it is describesthat the single event effect of CMOS IC.Then it is tells that the way of how to protect CMOS circuit using methods of design and process.・¨・哈尔滨理丁人学T程硕I‘学位论文The last it is also introduce development of radiation hardened IC 80C86 CPU.The anti-ionizing・radiation-effect and anti—single・event-effect achieve good result.Keywords CMOS IC;Ionizing radiation effect;Single event effect-儿l-哈尔滨理工大学工程硕|:学位论文第1章绪论1.1课题背景及研究的目的和意义随着现代科学技术的发展,具有高速信号处理能力和强抗辐射能力的计算机及控制部件已成为通信卫星、气象卫星、航天飞行器、现代武器等系统的核心部分。
1.CMOS工艺集成电路抗辐射加固设计研究
1.CMOS工艺集成电路抗辐射加固设计研究复旦大学硕士学位论文CMOS工艺集成电路抗辐射加固设计研究姓名：沈鸣杰申请学位级别：硕士专业：微电子学与固体电子学指导教师：俞军20060510摘要摘要辐射环境可以分为自然辐射环境和人为辐射环境。
自然辐射环境主要指外太空的环境，人为辐射环境主要指核爆炸后的环境。
随着越来越多的集成电路需要在辐射环境中工作，比如：卫星中的集成电路、武器系统中的集成电路，用户需要对集成电路的抗辐射能力提出要求。
所以，如何设计抗辐射的集成电路成为一个迫切需要解决的问题。
一般来说，对集成电路进行抗辐射加固的方法可以分为两类：从工艺上进行加固和从设计上进行加固。
因为目前主流的集成电路设计流程是设计公司负责集成电路的设计（包括前端设计、后端设计），通用工艺线负责集成电路的生产。
所以作为设计公司是无法通过改变工艺的方法来获得辐射加固的集成电路，因此通过设计的方法来加固集成电路的抗辐射能力，是比较可行的方案。
而且通过工艺线来加固，目前还有它自身的缺点，在论文中会有介绍。
本文在分析辐射对集成电路的各种效应、以及辐射效应的产生机制的基础上，分析了各种在设计上可以使用的辐射加固技术，最后设计了一个辐射加固的单元库。
本论文的主要工作包括：１．了解空间辐射环境。
２．理解辐射对集成电路产生的各种效应。
３．理解集成电路的辐射效应的产生机制。
４．设计一个抗辐射的单元库。
在开展上述工作的同时，本文进行了积极的研究和探索，取得了一定的创新，可概括如下：１．对单粒子瞬变的加固，不是从加固组合电路的角度来考虑。
而是提出使用抗单粒子瞬变的触发器来解决这个问题。
这样，我们可以只对集成电路中的时序器件和存储器进行辐射加固，可以不考虑组合电路的辐射问题。
如此，把一个复杂问题简单化。
２．提出使用多位移位寄存器电路来考察触发器的单粒子效应。
３．对已有的抗辐射Ｄ触发器进行改进，从而获得更加优越的性能。
本文抗单粒子的电路均给出了仿真结果。
微电子器件抗辐射加固技术发展研究
2、实验设计：实验是研究微电子器件抗辐射加固技术的重要手段。研究人 员通过实验测试各种不同条件下的微电子器件性能，以验证理论分析的正确性。
3、统计分析：对实验数据进行统计和分析，可以得出微电子器件在不同辐 射条件下的性能变化规律，为优化器件设计和制造工艺提供依据。
研究成果
随着微电子器件抗辐射加固技术研究的深入，已经取得了许多重要的成果。 例如，容错设计和冗余技术的应用，使微电子器件在辐射环境中的可靠性得到了 显著提高。此外，耐辐射材料的研究和开发，也为微电子器件的抗辐射加固提供 了新的解决方案。
谢谢观看
在技术原理方面，微电子器件抗辐射加固技术主要通过优化器件的设计和制 造工艺，增强其抵抗辐射影响的能力。此外，适当的封装和保护措施也能够提高 微电子器件的抗辐射性能。在研究方法上，研究人员通常采用理论模拟和实验测 试相结合的方式进行抗辐射加固技术研究。
关键技术
1、辐射干扰机理：了解辐射干扰的产生、传播和作用机制是进行抗辐射加 固技术研究的首要任务。
微电子器件抗辐射加固技术发展研 究
01 研究现状
03 研究方法
目录
02 关键技术 04 研究成果
05 展望
07 参考内容
目录
06 结论
随着空间探索和军事技术的飞速发展，微电子器件在各种复杂辐射环境下的 可靠性问题越来越受到人们的。辐射环境中的粒子束、电磁场和高能粒子等会对 微电子器件的性能和可靠性产生严重影响，因此，微电子器件抗辐射加固技术的 研究具有重要意
抗辐射加固
为了应对半导体器件的辐射效应，各种抗辐射加固技术应运而生。首先，材 料选择是一种有效的加固方法。通过选择具有优良抗辐射性能的材料，如碳化硅、 砷化镓等，可以显著提高半导体器件的抗辐射能力。其次，结构优化也是一种有 效的抗辐射加
抗辐射加固CMOS基准设计
第 15 卷
ห้องสมุดไป่ตู้
1 DTMOS 二极管特性分析
在 CMOS 混合信号工艺中，带隙基准中的二极管采用连接成二极管形式的 PNP 晶体管。该 PNP 晶体管把 n 阱中的 p+区(与 PMOS 的源漏区相同)作为发射区，n 阱本身作为基区，p 型衬底作为集电区，并且接到地上。二 极管形式的 PNP 晶体管的核心是 pn 结，该 pn 结的边缘区域与较厚的场氧层相连，如图 1 所示。在总剂量辐射 环境中，场氧层俘获空穴，并在靠近 SiO2/Si 界面的 SiO2 一侧的边界积累，感应形成一个与常规 pn 结特性不同 的寄生 p-n+结，并与主二极管并联。由于场氧层下方辐射感应的过剩电子浓度取决于辐射累积剂量，在辐射环 境下，二极管总的 I/U 特性会有相当大的漂移，从而造成基准输出电压不稳定[7-8]。
准则；采用 DTMOS 和抗辐射设计加固技术，完成了抗辐射加固 CMOS 基准设计。辐照试验结果表
明，设计的抗辐射加固 CMOS 基准的抗总剂量能力达到了 300 krad(Si)。
关键词：辐射加固；设计加固；带隙基准；动态阈值 MOS 管
中 图 分 类 号 ：T N74
文 献 标 志 码 ：A
doi：10.11805/TKYDA201701.0125
Keywords： radiation hardened； Radiation Hardening By Design； bandgap reference； Dynamic Threshold MOS
随 着 空 间 技 术 的 发 展 ，处 于 空 间 辐 射 环 境 中 的 航 天 器 对 所 用 电 子 器 件 的 抗 辐 射 能 力 提 出 了 更 高 要 求 [ 1] 。带 隙 基 准 因 具 有 与 电 源 电 压 变 化 、工 艺 参 数 变 化 和 温 度 变 化 几 乎 无 关 的 优 点 ，被 广 泛 用 于 低 压 差 线 性 稳 压 器 、DC/D C 变换器、高精确度 D/A 和 A/D 转换器等多种模拟和数模混合集成电路中，已成为模拟电路的关键功能模块[2]。 随着 CMOS 工艺和模拟集成电路设计技术的不断进步，CMOS 技术已经是复杂混合信号系统的主流选择，研究 CMOS 基准的抗辐射加固技术具有重要的现实意义。
深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术
深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。
一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。
集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。
在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显著。
进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。
但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。
本文在深亚微米(0.18μm)和纳米级(65 nm)体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:(1)对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。
研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显著;晶体管负体偏置能够减轻器件总剂量效应。
基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。
模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。
(2)研究了组合逻辑数字电路中SET脉冲的产生和传播。
碳基cmos辐照损伤机理及耐辐照加固方法研究
碳基cmos辐照损伤机理及耐辐照加固方法研究
随着集成电路技术的不断发展，半导体器件的辐射环境越来越严峻，辐照能量也日趋
复杂。
因此，对于半导体器件的辐照损伤机理和耐辐照加固方法的研究成为了当前的热点
问题。
本文主要介绍了碳基CMOS器件的辐照损伤机理及其耐辐照加固方法的研究。
碳基CMOS器件是一种新型的半导体器件，由于其较高的性能、低功耗、高可靠性以及抗辐射等特点，而成为一种被广泛关注的器件。
然而，由于碳基CMOS器件的结构和材料的特殊性质，也存在着许多与传统CMOS器件不同的辐照损伤机理和加固方法。
碳基CMOS器件的辐照损伤机理主要有以下几点：一是由于碳基材料的结构与硅基材料不同，碳基CMOS器件在受到辐照后，结构会发生改变，从而导致电学性能下降。
二是由于碳基材料的漂移效应较小，当碳基CMOS器件受到辐照后，漏电流和阈值电压等特性指标的变化也较小。
三是由于碳基材料的晶体结构比较紧密，因此碳基CMOS器件的抗单粒子效应能力较高。
为了解决碳基CMOS器件的辐照损伤问题，目前研究人员主要采用以下耐辐照加固方法：一是采用工艺优化方法，如局部氟离子注入、渗硼等方法，以提高器件的耐辐照能力。
二
是采用结构优化方法，如引入硅材料加固结构等。
三是采用器件级别加固方法，如采用多
个独立的电路单元相互作用的叠片技术等。
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1引言随着CMOS 电路在航空航天及特殊环境下的广泛使用，其电离辐射效应越来越引起人们关注[1]。
电离辐射使CMOS 电路的输出电压下降、最大输出电流降低，静态漏电流增大，引起器件性能严重下降甚至失效[2]。
为提高电路的抗辐射性能，业界已在设计和工艺等多方面对电路进行加固处理[3-5]。
在工艺方面，随着对CMOS 电路抗辐射性能的要求越来越高，常规加固工艺有时已经不能满足要求[6]，对某些工艺的进一步优化已势在必行。
根据电离辐射机理，氧化层在电离辐照过程中累积的正电荷将引起阈值电压的漂移，导致电路中漏电流增大和功能失效[7]。
辐照中累积的正电荷与氧化层厚度成正比。
我们在常规加固电路中虽然对场区从设计和工艺上进行了加固，提高了场区寄生晶体管的开启电压[8]，但由于电路中场氧化层比栅氧化层厚度要大一个数量级以上，因此辐照引起的阈值电压漂移还会使场寄生管导通而引起漏电流增大。
常规场加固方法中，设计上采用环形栅及P +保护环等手段虽能够提高场区的抗辐射性能，但由于芯片面积及电路速度方面的原因，并不适于大规模集成电路的制造。
在工艺上，经常采用的方法是降低场氧化层的厚度及改变热氧化工艺的条件，但漏电CMOS 电路场区抗辐照加固工艺研究马仲丽（中国电子科技集团公司第四十七研究所，沈阳110032）摘要:CMOS 电路场氧区对辐照高度敏感，场寄生管的阈值电压易在辐照下产生漂移并导通，从而引起电路漏电流增大。
为有效地降低辐照后场区正电荷累积，提高场区抗辐照性能，使辐照后电路漏电流增加值降低，采用二氧化硅与氮化硅复合场介质制造工艺，通过比较新工艺与常规场氧加固工艺条件下电路漏电流的变化来对比两者的抗电离辐照性能，并给出了试验数据。
研究结果表明，采用二氧化硅与氮化硅复合场介质能够有效的抑制辐照引起的漏电流增大，提高场区抗辐照性能，进而提高整体电路的抗辐照性能。
关键词：CMOS 电路；场区；复合介质；辐照；漏电流DOI ：10.3969/j.issn.1002-2279.2019.02.005中图分类号:TN47文献标识码:A 文章编号:1002-2279（2019）02-0018-04Research on Radiation Hardening Technology for FieldOxide Area of CMOS CircuitMA Zhongli(The 47th Institute of China Electronics Technology Group Corporation,Shenyang 110032,China )Abstract:The field oxygen region of CMOS circuit is highly sensitive to irradiation,and the threshold voltage of field parasitic transistor is easy to drift and turn on under irradiation,thus causing circuit leakage current to increase.In order to effectively reduce the accumulation of positive charges in the field after radiation,improve the radiation hardening characteristic of the field area,and reduce the added value of the leakage current of the circuit after radiation,SiO 2-Si 3N 4composite field layer manufacturing process is used,and the ionization radiation resistance of the new process and the circuit leakage current under the condition of conventional field oxygen reinforcement process are compared,with the experimental data been given.The results show that the SiO 2-Si 3N 4composite layer can effectively inhibit the increase of leakage current caused by radiation,improve the radiation hardening performance of the field,and further improve the radiation hardening performance of the whole circuit.Key words:CMOS;Field oxide area;Composite layer;Radiation;Leakage current作者简介：马仲丽（1974—），女，辽宁省沈阳市人，助理工程师，主研方向：集成电路检验。
收稿日期：2019-03-04微处理机MICROPROCESSORS第2期2019年4月No.2Apr.，2019..2期流依然很大，场区加固的效果不尽如人意[9]。
研究表明，场介质的选择对场区的抗辐射性能有很大影响[10]，选择合适的场介质能够进一步提高场区加固。
采用二氧化硅与氮化硅复合场介质制造工艺，提高了电路的抗电离辐射性能。
2场区电离辐照失效机理场区在CMOS 电路中承担着器件隔离的作用，其氧化层厚度一般比栅氧化层大一个数量级以上。
在辐照环境中，由于电离辐照损伤与氧化层厚度成正比，所以场区的厚氧化层在电离辐照后产生的辐照电荷比栅氧化层大很多，对隔离性能的影响非常严重。
对于P 沟场寄生管，阈值电压升高，隔离特性不受影响；而对于N 沟场寄生管，电离辐照产生的阈值电压漂移使场阈值电压降低，因此N 沟场管的隔离特性在辐照后将迅速失效。
同时，场区辐照的另一重要后果是引起NMOS 器件的沟道边缘寄生漏电。
图1为MOS 器件沟道边缘剖面图及其等效电路。
可见栅氧和场氧间有迅速增厚的鸟嘴过渡区，电离辐照损伤将随着鸟嘴区氧化层的增厚迅速增加，导致该区域的硅表面比栅中部区域提前反型，该区域的反型电子为NMOS 器件的源漏间增加了一条通路，造成源漏寄生漏电。
因此，在N 衬底与N +区之间形成的实际上是一个寄生场效应晶体管，由于场氧厚度较大，辐射损伤正电荷较多，通常其漏电流会显著变大。
可将寄生管看成是一个与本征MOS 器件并联的器件，实际MOS 器件辐照后的源漏电流可表示为：I D 实际=I D 本征+I D 寄生。
由于鸟嘴区氧化层中的辐照正空间电荷比栅氧化层中的辐照正空间电荷大得多，寄生管的阈值电压就比本征管低得多，于是在同一栅压下，寄生管与本征管的工作点也将不同。
当本征管还处在亚阈值区时，寄生管的工作点已经在饱和区甚至线性区，这样电流主要从寄生管流过，导致漏电流增加。
3试验方法、数据及讨论为研究复合场介质的抗辐照加固性能，在常规加固工艺的基础上，进一步改变场介质条件，采用SiO 2与Si 3N 4复合场介质替代热生长场SiO 2层，并比较不同场介质工艺条件下电路在辐照前后漏电流的变化率。
试验电路选取了了两种54系列的抗辐照加固电路：电路A 及电路B 。
为便于对比，试验样品分别采用了三种不同的场介质工艺，分别为：工艺a ：常规加固场氧化层（676.9nm ）；工艺b ：复合场介质SiO 2（402.3nm ）+Si 3N 4（193.6nm ）；工艺c ：复合场介质SiO 2（516.6nm ）+Si 3N 4（96.5nm ）；其中SiO 2采用1000℃、H 2/O 2合成工艺，Si3N4采用380℃、PE Si 3N 4工艺。
除场介质工艺不同外，电路加工工艺流程中的其他条件完全相同。
在加工完成后，对这两种电路进行辐照试验，辐照源采用沈阳军区军事医学研究所钴60源，剂量率为1Gy(Si)/s 。
记录各样品辐照后漏电流的数值，并与其辐照前漏电流数值进行对比，计算漏电流变化率。
电路A 各试验样品的场介质工艺条件分别为：常规1#~2#采用工艺a 、加固1#采用工艺c 、加固2#~6#采用工艺b 。
试验数据见表1。
电路B 各试验样品的场介质工艺条件分别为：常规1#~3#采用工艺a 、加固1#~6#采用工艺b 。
试验数据见表2。
对比不同场介质条件下的试验数据，我们可以看到，电路A 采用SiO 2+Si 3N 4复合场介质后，辐照引起的I DD 变化比单纯采用场氧化层时减小了2个数量级以上；电路B 采用SiO 2+Si 3N 4复合场介质后，辐照引起的I DD 变化比原来单纯采用场氧化层时减小1~2个数量级，两种电路的抗辐照性能都得到了明显的改善。
因此可以得出结论，采用二氧化硅与氮化硅复合场介质能够有效抑制辐照引起的漏电流增大，是一种有效的场区加固方法，提高了电路的抗电离辐射性能。
另外，试验中SiO 2与Si 3N 4厚度的比例是一个需要注意的问题。
本次试验也曾同时进行了SiO 2（125.2nm ）+Si 3N 4（420.4nm）条件下的试验，但在去除有源区氮化硅时，SiO 2全部损耗掉，试验无法继续进行。
因此，虽然SiO 2层厚度的降低有助于提高电路的抗电离辐射性能，但仍要保证场氧层的厚度。
另外，为避免硅片发生龟裂，PE Si 3N 4厚度导致的应力图1MOS 器件沟道边缘的剖面图及其等效电路(a)沟道边缘剖面图(b)等效电路本征管寄生管tSiO 2Poly-Si寄生管本征管马仲丽：CMOS 电路场区抗辐照加固工艺研究19..微处理机2019年问题也是需要考虑的因素。
遗憾的是，由于时间及条件所限，本次试验并没有将找到最佳工艺条件作为试验目标，因此没有给出工艺最优化条件。
4结束语通过对CMOS 电路场区电离辐照失效机理的分析，给出了一种场区抗辐照工艺新方法。
在常规加固工艺基础上，采用了SiO 2与Si 3N 4复合场介质工艺代替传统的单一热氧化工艺，并对电路进行了辐照试验。
从试验数据上看，复合场介质工艺明显降低了辐照导致的电路漏电流，是一种有效的场区抗辐照工艺方法。
参考文献：[1]韩[2][3][4]辐射量/rad(Si)0×1001×1053×1055×1058×1051×106SiO 2常规1#I DD /A 0.71×10-90.60×10-90.17×10-80.29×10-60.31×10-5变化率/倍-0.845 2.394412.64436SiO 2常规2#I DD /A 0.12×10-80.12×10-80.24×10-50.26×10-50.30×10-5变化率/倍 1.00200021662500SiO 2+Si 3N 4加固6#I DD /A 1.0×10-8 6.0×10-7变化率/倍60SiO 2+Si 3N 4加固1#I DD /A 2.0×10-8 1.00×10-7变化率/倍 5.00SiO 2+Si 3N 4加固2#I DD /A 9.0×10-8 1.0×10-7变化率/倍 1.11SiO 2+Si 3N 4加固3#I DD /A 1.4×10-7 2.0×10-6变化率/倍14.28SiO 2+Si 3N 4加固4#I DD /A 1.0×10-8 1.0×10-8变化率/倍 1.00SiO 2+Si 3N 4加固5#I DD /A 1.0×10-88.5×10-6变化率/倍850辐射量/rad(Si)0×1001×1053×1055×1058×1051×106SiO 2常规1#I DD (A)0.75×10-90.93×10-60.12×10-40.26×10-40.69×10-4变化率(倍)1240160003466692000SiO 2常规2#I DD (A)0.90×10-70.88×10-50.35×10-40.58×10-40.11×10-3变化率(倍)97.77388.8644.41222SiO 2常规3#I DD (A)0.25×10-90.20×10-80.94×10-60.37×10-50.14×10-4变化率(倍)837601480056000SiO 2+Si 3N 4加固6#I DD (A) 3.0×10-8 2.0×10-8变化率(倍)-0.66SiO 2+Si 3N 4加固1#I DD (A) 1.0×10-8 6.4×10-7变化率(倍)64SiO 2+Si 3N 4加固2#I DD (A) 1.0×10-8 3.86×10-6变化率(倍)386SiO 2+Si 3N 4加固3#I DD (A) 1.0×10-8 2.48×10-6变化率(倍)248I DD (A) 1.0×10-8 2.23×10-6SiO 2+Si 3N 4加固4#变化率(倍)223SiO 2+Si 3N 4加固5#I DD (A) 1.0×10-82.66×10-6变化率(倍)266表1电路A 不同场介质辐照后I DD 数据表2电路B 不同场介质辐照后I DD 数据韩郑生.抗辐射集成电路概论[M].北京:清华大学出版社,2011.HAN Zhengshen.Introduction to radiation hardened inte-grated circuit[M].Beijing:Tsinghua University Press,2011.BARNABY H J,MCLAIN M,ESQUEDA I S.Total -ionizing-dose effects on isolation oxides in modern CMOS technologies[J].Nuclear Instruments and Methods in Physics Research,2007,261(1-2):1142-1145.SCHLENVOGT G J,BARNABY H J,ROLLINS J D,et al.Characterization and modeling of parasitic field-oxide tran-sistors for use in radiation hardening by design[J].IEEE Transactions on Nuclear Science,2011,58(6):2863-2870.何君.微电子器件的抗辐射加固技术[J].微纳电子技术,20.. 2期[5][6]王[7]o [8][9][10]郭2001,38(2):19-23.HE Jun.Radiation-hardened technologies of microelectronic devices[J].Micronanoelectronic Technology,2001,38(2):19-23.孙慧,徐抒岩,孙守红,等.航天电子元器件抗辐照加固工艺[J].电子工艺技术,2013,34(1):44-46.SUN Hui,XU Shuyan,SUN Shouhong,et al.Resistradiation hardening technology on aerospace electronic components [J].Electronics Process Technology,2013,34(1):44-46.王健安,谢家志,赖凡.微电子器件抗辐射加固技术发展研究[J].微电子学,2014,44(2):225-228. WANG Jianan,XIE Jiazhi,LAI Fan.Investigation into de-velopment of radiation hardening technology for microelec-tronic devices[J].Microelectronics,2014,44(2):225-228.谢儒彬,张庆东,纪旭明,等.抗辐射0.18μm NMOS器件热载流子效应研究[J].电子与封装,2017,17(4):30-33. XIE Rubin,ZHANG Qingdong,JI Xuming,et al.Studies of hot-carrier injection effect in0.18μm radiation-hardened NMOS transistors[J].Electronics and Packaging,2017,17(4): 30-33.陈桂梅,许仲德,苏秀娣.IC抗辐射加固的方法[J].微处理机,1998,20(4):18-19.CHEN Guimei,XU Zhongde,SU Xiudi.Method of radiation-hardened IC[J].Microprocessors,1998,20(4):18-19.刘庆川.CMOS集成电路抗辐射加固工艺技术研究[D].哈尔滨:哈尔滨理工大学,2007.LIU Qingchuan.Research of CMOS integrated circuit ra-diation hardened process[D].Harbin:Harbin University of Science and Technology,2007.郭常厚,赵晓辉.场区加固工艺技术研究[J].半导体技术,2007,32(6):505-507.GUO Changhou,ZHAO Xiaohui.Research on process of radiation harden field[J].Semiconductor Technology, 2007,32(6):505-507.马仲丽：CMOS电路场区抗辐照加固工艺研究21。