集成电路实验 王向展
2014推免生复试公示(含接收导师!)
电子科技大学2014年推免生复试成绩
（更新时间：2013年10月14日13:35）
说明：
1、学校将根据学院上报陆续公布学院复试成绩及意见。
2、考生对复试成绩、学院意见如有异议请向学院研究生科提出，如仍有异议再向研招办提出。
3、拟上报考生经公示、教育部录检合格后才确定为正式录取，录检不合格即取消推免资格，正式录取以录取通知书为准。
4、拟录取推免生仍需按招生简章（直博生见博士招生简章，硕士生见硕士招生简章）要求进行网上报名和现场确认。
5、2014年5月发放调档函及录取通知书，具体事宜另行通知。
为准。
电子科技大学 集成电路原理实验模拟集成电路版图设计与验证 王向展
实验报告课程名称：集成电路原理实验名称：模拟集成电路版图设计与验证小组成员：实验地点：科技实验大楼606实验时间：2017年6月19日2017年6月19日微电子与固体电子学院一、实验名称：模拟集成电路版图设计与验证二、实验学时：4三、实验原理1、电路设计与仿真实验2内容，根据电路的指标和工作条件，然后通过模拟计算，决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。
2、工艺设计根据电路特点结合所给的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。
3、版图设计按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在Candence下的版图编辑器内。
并优化版图结构。
四、实验目的本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。
其目的在于：1、根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。
2、学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证。
通过该实验，使学生掌握CMOS模拟IC版图设计的流程，加深对课程知识的感性认识，增强学生的设计与综合分析能力。
五、实验内容1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。
2、根据实验2所得参数，自主完成版图设计，并掌握布局布线的基本技巧。
3、整理版图生成文件，总结、撰写并提交实验报告。
六、实验仪器设备（1）工作站或微机终端一台（2）EDA仿真软件1套七、实验步骤1、根据实验指导书掌握Cadence EDA仿真环境的调用。
熟悉版图编辑器Layout Editor的使用。
了解基本的布局布线方法及元器件的画法。
2、根据实验2所计算验证的两级共源CMOS运放的元器件参数如表1所示，在版图设计器里画出相应的元器件，对V+、V-、V out、V DD、GND的压焊点位置合理化放置，通过金属画线将各个元器件按实验2的电路图合理连接，避免跳线。
电子科技大学-集成电路原理实验-集成电路版图识别与提取-王向展
实验报告一、实验名称：集成电路版图识别与提取二、实验学时：4三、实验原理本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块，1、仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、输出端及其对应的压焊点。
2、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认，要求分出MOS管、多晶硅电阻和MOS电容。
3、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结构；复查，加以修正；完成电路的提取，并分析电路功能，应用Visio 或Cadence等软件对电路进行复原。
六、实验仪器设备（1）工作站或微机终端 1台（2）芯片显微图片 1张图11、观察芯片布局明确V DD、GND、V in1、V in2、V out、Test的压焊点。
2、根据V DD连接的有源区可以判断为PMOS管，根据比较环数推测出此IC采用了P阱工艺。
3、确定P阱工艺后，从输入端开始逐一对元器件及其连线进行辨认。
从输入端出来，直接看到在输入压焊点到输入管之间有一段多晶硅，但又无连线的“交叉”出现，排除了“过桥”的可能，初步判断为电阻，再根据其后的二极管可以判定为是与二极管组成保护电路最终与输入管相接，可断定是输入端起限流作用的电阻。
其中绿色圈标识有大片的多晶硅覆盖扩散区的区域判断为MOS电容。
图22、可见，实验图片为一个采用CMOS P阱工艺制造的放大器电路，该电路为典型的差分放大输入级。
由电路图可以看出，器件连接方式正确，逻辑上能完成确定的功能，说明提取结果是正确的。
3、整个实验过程是对IC逆向设计的尝试，IC逆向设计是IC设计的一条关键技术之一，一方面可借鉴并消化吸收先进、富有创意的版图步提取；由将二者提取的电路结合所学知识修改、完善，并最终确定电路；由用Cadence 软件搭建出所提取的电路，并完善布局；最后，由二者共同完成该实验报告。
报告评分：指导教师签字：。
逻辑IC功能和参数测试准实验报告
电子科技大学实验报告学生姓名：鄢传宗，梁成豪学号：2011031030010，2011031030009 指导教师：王向展实验地点：211楼307 实验时间：2014.5.28一、实验室名称：微电子技术实验室二、实验项目名称：逻辑IC功能和参数测试三、实验学时：4四、实验原理：1．MOSIC静态功耗(也称维持功耗)P DDMOSIC的静态功耗是：当输入端为固定的逻辑电乎，输出端空载，输出状态固定不变时电路所消耗的能量。
静态功耗是温度的函数。
由于静态时从电源到地没有直流通路，MOSIC静态功耗很小，它只取决于漏电情况。
2．输出高电平V OH(低电平V OL)，输入高电平V IH(低电平V IL)(1)当输入端为固定的V CC或V SS，输出端空载时，所输出的固定电平称为输出高电平V OH及输出低电平V OL。
(2)当输出端维持应有的V OH和V OL时，输入端所能输入的最小高电平V IH或最大低电平V IL。
V OH(V OL)越接近V CC(V SS)，V IH(V IL)越远离V CC(V SS)，其电路性能越好。
3．逻辑功能和最高工作频率f MAX(1)先根据被测的IC应有的逻辑功能确定输入波形的时序，搭一个相应的测试电路产生这些输入波形并把共送入被测IC的输入端，用示波器或逻辑分析仪测试输入输出波形所对应的时序关系。
(2)最高工作频率f MAX取决于电路各级在动态工作中的充放电速度。
在额定的负载下，保持正确的逻辑关系和额定的波形幅度，电路所能承受的输入脉冲的频率为f MAX。
4．工作功耗P W静态功耗和动态功耗的总和为电路的工作功耗。
（1）动态功耗包括瞬态功耗P T和交变功耗P A。
其中P T是在动态工作中电源对电容（包括级间栅电容、pn结电容和输出级负载电容等）的充放电所消耗的能量。
（2）P A是由于在交变时波形的上升沿和下降沿使得电路从V CC到V SS有直流通路而消耗的能量。
（3）动态功耗是无法单独测试的，而对于CMOS电路由于P DD很小，因此（4）在固定负载情况下它与工作频率成正比，在固定工作频率时，它与负载电容成正比。
全差分两级放大电路
综合课程设计研究报告课题名称：全差分两级运放研究人员：指导教师：王向展宁宁201 年1月1日微电子与固体电子学院目录一、绪论 (1)（一）研究工作的背景与意义 (1)（二）国内外现状分析 (1)二、研究目标、研究内容与技术指标 (1)（一）研究目标 (2)（二）研究内容 (2)（三）关键技术 (2)（四）技术指标 (3)三、电路工作原理 (3)（一）电路结构理论 (4)（二）关键电路模块 (4)（三）非理想效应 (5)四、电路设计与仿真 (6)（一）电路设计方案 (6)（二）电路设计结构 (9)（三）电路仿真及结果 (10)五、全文总结与展望 (12)参考文献 (13)一、绪论（一）研究工作的背景与意义随着模拟集成电路技术的发展，高速、高精度运算放大器得到广泛应用。
全差分运算放大器在输入动态范围、抑制共模信号和噪声的能力等方面，较单端输出运放有很大优势，成为应用很广的电路单元。
另外，全差分输出时的输出电压信号幅度比单端输出时增大一倍，这对低电源电压供电的现代CMOS电路尤为重要，因为这可以扩大输出信号的动态范围。
因此，本文讨论并设计了满足一定要求的全差分运算放大器。
（二）国内外现状分析从第一颗运算放大器IC问世到现在，运算放大器技术已经在半导体制造工艺和电路设计两方面取得了巨大进展。
在大约40年的发展过程中，IC制造商们利用上述先进技术设计出了近乎“完美”的放大器。
虽然什么是理想放大器很难有一个精确定义，但它却为模拟设计工程师提供了一个目标。
理想放大器应该无噪声、具有无穷大增益、无穷大输入阻抗、零偏置电流以及零失调电压，它还应该不受封装尺寸限制，不占用空间。
上述这些，都是许多教科书为了得到简单的传递函数而做出的种种假设。
未来放大器市场增长的驱动力主要有三方面：其一,便携式应用的低功耗要求将推动具有低操作电源电压/电流的放大器增长;其二,高分辨率应用需要能降低噪声和失真度的放大器;其三,由于性能和价格压力持续上扬,因此能够集成其他功能的放大器前景乐观。
电子科技大学-集成电路原理实验-CMOS模拟集成电路设计与仿真-王向展
实验报告课程名称：集成电路原理实验名称： CMOS模拟集成电路设计与仿真小组成员：实验地点：科技实验大楼606 实验时间： 2017年6月12日2017年6月12日微电子与固体电子学院一、实验名称：CMOS模拟集成电路设计与仿真二、实验学时：4三、实验原理1、转换速率（SR）：也称压摆率，单位是V/μs。
运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。
2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。
3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。
4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。
5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。
6、输出电压摆幅：一般指输出电压最大值和最小值的差。
图1两级共源CMOS运放电路图实验所用原理图如图1所示。
图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。
M6、M7为二级放大电路，Cc为引入的米勒补偿电容。
其中主要技术指标与电路的电气参数及几何尺寸的关系：转换速率：第一级增益：第二级增益：单位增益带宽：输出级极点：零点：正CMR：ℎℎ负CMR：饱和ℎ饱和电压：饱和功耗：四、实验目的本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。
其目的在于：∙根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。
∙学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。
五、实验内容1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。
2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。
电子科大微固学院专业课集成电路原理与设计第二章——考研专业课科目ppt课件
条件(1)的满足：①npn管饱和；②利用BC结做二极管且处于 正偏；③npn反向运用。
王向展
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7
集成电路原理与设计
• npn管工作于截止区 VBC(npn)<0 VEB(pnp)<0
VBE(npn)<0，VCS (npn)>0 VBC(pnp)>0
• npn管工作于放大区
pnp截止
VBE(npn)>0
VBC(npn)<0 VEB(pnp)<0 VCS (npn)>0 VBC(pnp)>0
pnp截止
王向展
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集成电路原理与设计
• npn管工作于饱和区 VBE(npn)>0
VBC(npn)>0 VEB(pnp)>0
VCS (npn)>0 VBC(pnp)>0 • npn管工作于反向工作区 VBE(npn)<0
集成电路原理与设计
电子科大微固学 院专业课集成电 路原理与设计第 二章——考研 专业课科目
集成电路原理与设计
本章重点
1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的 电路结构，工作原理和特点的分析与比较。
王向展
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集成电路原理与设计
双极型逻辑IC的分类 根据电路工作在输出特性曲线的不同区域，可分为饱和 型和非饱和型两大类。 饱和型逻辑IC - 以关态对应截止态，以开态对应饱和态而工 作的双极型逻辑IC。 特点： 输出电平稳定 逻辑摆幅大 电路结构简单 (与非饱和相比) 功耗较低 (与非饱和相比) 使用方便 饱和时基区少子存在存贮效应，开关速度慢
新型分段多分搜索算法高速AD转换方案
第37卷 第1期 电 子 科 技 大 学 学 报 V ol.37 No.1 2008年1月 Journal of University of Electronic Science and Technology of China Jan. 2008新型分段多分搜索算法高速A/D 转换方案王向展，宁 宁，于 奇(电子科技大学微电子与固体电子学院 成都 610054)【摘要】针对比较器、子DAC 和残差放大器单元对高速ADC 面积与功耗的制约，从基准区间搜索过程入手，提出了分段多分搜索算法和基于该算法的新型模数A/D 转换方案，从而实现了速度与功耗的优化。
并采用SMIC 0.35 µm CMOS 工艺模型实验设计了芯片面积仅为1.0 mm×0.8 mm 的8位250MSPs ADC 。
模拟验证表明，其功耗仅85 mW ，无杂散动态范围达64.92 dB ，INL 和DNL 均小于±0.5 LSB 。
关 键 词 模数转换方案; 高速ADC; 低功耗; 分段多分搜索算法; 中图分类号 TN402; TP3 文献标识码 AA Novel High-Speed A/D Conversion Scheme Based onSegmented Multi-Division Search AlgorithmWANG Xiang-zhan ，NING Ning ，YU Qi(School of Microelectronics and Solid-State Electronics, University of Electronic Science and Technology of China Chengdu 610054)Abstract To overcome the limitations imposed by comparators, sub-DACs, and residual amplifiers upon high-speed analog to digital converter (ADC) area and power design, a segmented multi-division search algorithm is proposed and a novel A/D conversion scheme is developed. This scheme can the realized the optimization of speed and power dissipation. An 8-bit 250 MHz ADC with chip area only 1.0 mm×0.8 mm is designed by using SMIC 0.35 µm CMOS models. Simulation reveals that the ADC possesses 85 mW power consumption and 64.92 dB spurious free dynamic range (SFDR) under Nyquist conversion, both of its INL and DNL less than ±0.5LSB.Key words analog-to-digital conversion; high-speed ADC; low-power; segmented multi-division search algorithm高速模数转换器(analog to digital converter ，ADC)广泛应用于雷达、测控、医学成像等数字信号处理系统，但其速度、精度和功耗已成为制约系统性能的瓶颈。
高开关电流比隧穿场效应晶体管器件机理与结构研究
作者姓名 指导教师
万方数据
分类号 UDC 注 1
密级
学
位
论
文
高开关电流比隧穿场效应晶体管器件机理与结构研究
（题名和副题名）
刘葳
（作者姓名）
指导教师
王向展 电子科技大学
副教授 成 都
（姓名、职称、单位名称）
申请学位级别 提交论文日期
硕士 2016.03
学科专业
微电子与固体电子学 2016.05 2016 年 06 月
万方数据
摘 要
摘
要
随着 MOSFET 特征尺寸不断减小，器件短沟道效应等负面影响日益加剧。传 统 MOSFET 器件亚阈值摆幅由于受到 KT/q 的理论限制,已经接近 60mV/dec 的极 限值而无法进一步减小。因此伴随着器件阈值电压降低，亚阈区泄漏电流却在不 断地升高，器件的动态功耗也变得不可忽视，逐渐成为制约集成电路发展的重要 因素。 研制新型的低功耗器件是解决功耗问题的一条出路，基于带-带隧穿电流机制 的隧穿场效应晶体管 TFET， 因其超低的亚阈值摆幅成为了研究的热点。 根据计算， 在室温下，TFET 的亚阈值摆幅可以远低于 60mV/dec，突破了 MOSFET 亚阈值摆 幅的极限值，在低功耗领域拥有巨大的潜力。尽管隧穿场效应晶体管的研究已经 取得了一定的进展，但已有的 Si TFET 晶体管开态电流比还远未达到预期，而窄 禁带材料 TFET 的泄漏电流量级过大， 并且在器件生产过程中， 许多工艺难题仍未 解决，TFET 器件还未能实现产品商业化。因此，研发一种具有高开关电流比并具 有工艺生产可行性的隧穿场效应晶体管是一个十分有价值的课题。 通常， 人们提升 TFET 性能的方式都是仅仅从结构上入手， 或者只从材料特性 上入手，如采用“口袋区结构”或者利用窄禁带材料来制造 TFET。这些手段都可以 在一定程度上提升器件性能，但都存在着一些相应的问题。本文的创新性的提出 了一种新型的隧穿场效应晶体管，结合了材料特性与结构创新，采用应力放大结 构，在外延层引入较大的应力以激活特殊材料的压电极化效应，而压电极化效应 又能给 TFET 提供性能上的优化。 首先，对利用了压电极化特性的纵向隧穿场效应晶体管进行模拟仿真，仿真 结果表明，在纵向隧穿场效应晶体管的源区和本征区上外延一层具有压电特性的 材料，并结合外加应力，可以在外延层的上、下界面处引入均匀分布的极化电荷， 极化电荷的存在，在外延层中形成一个内建电场，这个电场与栅电场共同作用， 可以极大的增强隧穿几率，器件的开态电流 Ion 增大了 2.5 个数量级；此外，引入 极化电荷的 TFET 对于源掺杂浓度的敏感程度大大降低了， 即便是源区掺杂浓度较 低或者隧穿结是非理想的缓变结，器件依然能保持极佳的性能，大大降低了对工 艺水平的依赖。 其次，分析了应力大小对于器件性能的影响，认为应当控制应力大小使极化 量处在一个适当的值。若极化量过高会导致器件栅控能力弱，难以关断，漏电流 大，亚阈值摆幅高；若极化量过低，则对开态电流的提升太小，器件性能的优化
基于垂直扩散的FPGA温度优化布局算法
第29卷 第1期 计算机辅助设计与图形学学报Vol. 29 No.1 2017年1月Journal of Computer-Aided Design & Computer GraphicsJan. 2017收稿日期: 2015-12-24; 修回日期: 2016-05-18. 基金项目: 国家自然科学基金(61271149, 61204045, 61404140). 黄俊英(1986—), 女, 博士研究生, 主要研究方向为VLSI CAD 技术; 林 郁(1982—), 男, 博士, 助理研究员, 主要研究方向为FPGA CAD, FPGA 高层综合; 张 超(1987—), 男, 硕士, 助理研究员, 主要研究方向为芯片封装设计、可靠性仿真分析; 杨海钢(1960—), 男, 博士, 研究员, 博士生导师, 论文通讯作者, 主要研究方向为数模混合信号集成电路设计、超大规模集成电路设计等.基于垂直扩散的FPGA 温度优化布局算法黄俊英1,2), 林 郁1), 张 超1), 杨海钢1)*1) (中国科学院电子学研究所可编程芯片与系统研究室 北京 100190) 2)(中国科学院大学 北京 100190) (yanghg@)摘 要: 为减小FPGA 热梯度的增加对芯片性能和可靠性的影响, 提出一种基于垂直扩散的温度优化布局算法. 首先, 通过实验分析了芯片温度特性与芯片尺寸之间的关系; 然后, 根据布局后网表计算出过热区域, 利用该区域边界及扩散系数构建温度优化布局算法, 并引入局部位置调整机制解决逻辑块位置重叠问题. 实验结果表明, 与传统布局算法的芯片温度相比, 在线长和延时平均仅增加3.4%和1.4%的情况下, 该算法的峰值温度平均减小7.5%, 热梯度平均减小20.3%.关键词: 可编程门阵列; 布局算法; 温度优化; 热梯度 中图法分类号: TP302.1A Temperature-Aware FPGA Placement Based on Vertical DiffusionHuang Junying 1,2), Colin Lin Yu 1), Zhang Chao 1), and Yang Haigang 1)*1) (System on Programmable Chip Research Department, Institute of Electronics, Chinese Academy of Sciences, Beijing 100190) 2)(University of Chinese Academy of Sciences, Beijing 100190)Abstract: In this paper we propose an FPGA placement algorithm for temperature optimization based on vertical diffusion. It aims at reducing the effect of the increase in thermal gradient of FPGA on chip per-formance and reliability. Firstly, we analyzed the relationship between chip size and the temperature and thermal gradient of the chip through experiments. Secondly, according to the placed net list, we computed the hotspot region. Its boundary together with a diffusion coefficient was used to construct the proposed placement algorithm. In addition, we provided an adjustment mechanism of local positions to remove over-laps between logic blocks. Experimental results show a 7.5% and 20.3% reduction on average in peak tem-perature and thermal gradient respectively with a 3.4% and 1.4% increase in wire length and delay, in comparison with their counterparts in conventional placement algorithm.Key words: FPGA; placement algorithm; temperature optimization; thermal gradient 工艺节点的缩小和FPGA 集成度的提高会带来较高的功耗和功耗密度, 导致芯片温度的不断升高. 而芯片的热梯度每升高10℃, 场效应器件的电流驱动能力会降低4%, 互连线的延时会增加5%, 串扰噪声会增加25%, 逻辑块的寿命会减小50%[1-2]. 因此, 过高的热梯度会影响芯片的性能和可靠性, 降低芯片的使用寿命. 由于在FPGA 中存在没有使用的逻辑块, 这些位置的功耗密度为0;190 计算机辅助设计与图形学学报第29卷而使用的逻辑块位置的功耗密度大于0, 这意味着FPGA芯片的功耗密度分布不均匀, 使得温度分布变得不均匀, 导致过热区域的产生.近年来, FPGA厂商开始逐渐关注热问题[3-4], 提出将分布式温度传感器用于检测和研究FPGA 的温度分布[5]. 除此之外, 一些学者对该问题进行了探索: 文献[6]利用红外热像仪和K型热电偶, 研究时钟频率和资源占用率与FPGA芯片温度的关系. 文献[7-8]从电路设计方面进行改进, 在使用FPGA实现设计时进行温度和功耗优化, 从而降低温度和功耗对电路性能的影响. 文献[9]研究了三维集成电路的热行为, 分析了层间薄膜电介质对垂直方向热耦合的影响, 并基于非线性回归技术提出了一种快速、准确的三维集成电路热分析模型, 显著减小了三维芯片的峰值温度. 文献[10]基于模拟退火布局算法, 通过建立逻辑块的热阻模型, 并在过热区域的中心预留空白区域, 使得电路的开关活动率分布更加均匀, 从而减小芯片的峰值温度. 文献[11]将构建的FPGA芯片热传导矩阵集成到模拟退火算法的代价函数中, 通过算法的迭代来优化芯片温度. 虽然以上算法降低了温度因素的影响, 提高了芯片的性能, 但是缺少对芯片热梯度方面的优化.本文通过实验研究发现, 在传统的布局算法中, FPGA芯片的热梯度会随着芯片尺寸的增加而显著升高, 而热梯度的升高会影响芯片的性能和可靠性. 针对该现象, 本文提出一种基于垂直扩散的FPGA温度优化布局算法, 首先通过解析布局后的网表得到局部过热区域; 然后, 利用过热区域中心及边界值, 并引入扩散系数来构建逻辑块位置优化函数, 推导出逻辑块垂直方向(即纵向)的最优坐标, 同时保持水平方向(即横向)坐标不变以最小化线长和延时开销; 最后, 结合实验证明了算法在降低芯片热梯度方面的有效性.1 FPGA尺寸对温度的影响本文采用异质岛型FPGA结构, 130 nm工艺, 芯片尺寸为16.48 mm×13.78 mm×350 um. 图1所示为异质岛型FPGA结构, 它包含可编程逻辑块(configurable logic block, CLB)、存储器模块(random access memory block, BRAM)、乘法器模块(multiplier block, Multiplier)和输入输出模块(input and output block, IOB). 其中, CLB, BRAM和Multiplier处于芯片的核心部分; IOB分布在芯片的四周; BRAM的高度为6; Multiplier的高度为4.图1 异质岛型FPGA结构1.1实验方法和测试电路集图2所示为通用布局布线工具(verilog to routing, VTR) 7.0软件包的CAD流程, 它支持异质的FPGA. 在默认设置下, VTR会自动找到最小尺寸的芯片来实现用户电路. 其中, “最小尺寸”为可以容纳电路的最小方形FPGA的水平尺寸. VTR也支持用户在结构文件中指定芯片的尺寸[12].图2 VTR 7.0 CAD流程为分析芯片尺寸对温度的影响, 实验中定义“尺寸比”R为方形FPGA的水平尺寸除以最小尺寸, 即方形FPGA与最小尺寸FPGA的面积比的平方根. 图3分别给出了最小尺寸和尺寸比为 2 (R=2)的FPGA, 其中最小尺寸使用列×行表示. 实验中, R 的范围为1.0~2.0. 该部分实验采用VTR自带的电路集, 如表1所示.1.2仿真方法实验采用有限元热分析方法, 基于Flotherm 软件构建FPGA的有限元热仿真模型如图4所示.第1期黄俊英，等: 基于垂直扩散的FPGA温度优化布局算法 191图3 最小尺寸FPGA和R=2的FPGA表1实验采用的测试电路集数目/个电路最小尺寸CLB IO BRAM Multplier stereovision3 6×6 18 40 0 0 misex3 14×14 140 28 0 0 ex5p 13×13 107 71 0 0 diffeq2 12×12 28 162 0 5 ch_int-rinsics 8×8 42 229 1 0 tseng 13×13 105 174 0 0 sha 18×18 222 74 0 0 diffeq1 12×12 44 258 0 5 mkPkt-Merge 26×26 23 467 15 0 dsip 14×14 137 426 0 0 bigkey 16×16 160 501 0 0 mkSMAda-pter 18×18 199 400 5 0 des 16×16 160 501 0 0 blob-merge 29×29 604 136 0 0 bound-top 21×21 294 467 1 0 rayge-ntop 19×19 242 544 1 7 or1200 25×25 298 779 2 1图4 采用的有限元热仿真模型示意图该模型采用陶瓷封装, 热量主要通过BGA焊球传到PCB板上. 其主要包括的组件为FPGA芯片、导热胶、陶瓷壳体、BGA焊球和PCB板. 初始环境温度设为室温25℃, 材料属性如表2所示. 在仿真中, 开关活动率设置为100%, 频率设置为最大值, 通过SPECTRE软件得到动态功耗. 利用动态功耗计算出的功耗密度如表3所示.表2材料属性模型组件材料热导率/(W/(m⋅K))密度/(kg/m3)比热/(J/(kg⋅K))盖板铜385.00 8930 385 芯片硅117.50 2330 700 导热胶环氧树脂0.05 1120 1400BGA焊球Sn63/Pb3725.00 10750 142 PCB板FR4 0.301200 880 表35种逻辑资源的功耗密度资源类型互连线Multiplier IO CLB BRAM功耗密度/(μW/μm2)0.6130.386 0.268 0.0530.0451.3温度特性本节将分析FPGA芯片尺寸对芯片温度特性的影响. 当采用不同尺寸的芯片实现用户电路时,芯片的温度分布存在差异. 图5给出了芯片的峰值温度、最低温度和热梯度与芯片尺寸比之间的关系.实验结果是17个电路的几何平均值, 且根据最小尺寸芯片(R=1.0)的温度进行了归一化处理. 其中,热梯度是用仿真得出的芯片峰值温度减去最低温度得到. 由图5可见, 当使用较大尺寸的芯片实现用户电路时, 峰值温度和最低温度逐渐降低. 然而,热梯度却随芯片尺寸的增大而增大. 图6给出了当尺寸比为2.0时, 测试电路的峰值温度、最低温度及热梯度的统计. 可以看出, 对所有的测试电路,峰值温度减小率为14.3%~37.1%, 平均减小27.4%;最低温度减小率为18%~57.2%, 平均减小46.0%;热梯度增长率为108%~342%, 平均增长194%. 分析可知, 随着FPGA芯片尺寸的增大, 芯片热梯度会显著上升; 热梯度的升高会影响芯片的性能和可靠性, 降低芯片的使用寿命.图5 芯片温度特性与R的关系192计算机辅助设计与图形学学报 第29卷图6 R =2时测试电路的温度特性2 垂直扩散温度优化布局算法为了解决上文所述的热梯度升高问题, 本文提出一种基于垂直扩散的温度优化布局算法. 这里的垂直扩散是指单方向的扩散, 即沿芯片纵向的扩散. 垂直扩散作用在布局后的用户电路上, 可以充分利用逻辑块的详细位置信息来减小逻辑密度, 进而减小过热区域的功耗密度, 同时可将线长和延时的开销降到最低.2.1 算法思想本文算法的主要步骤如下:输入. 布局后的网表. 输出. 新的布局后网表.Step1. 解析布局后的网表, 得到所有被占用的CLB 坐标.Step2. 计算芯片每行的CLB 占用率, 得到占用率最大的行. 为得到过热区域, 以最大占用率的50%为阈值, 分别向上和向下计算过热区域的边界.Step3. 以过热区域的垂直方向中心行及边界为参数, 并引入扩散系数, 构建CLB 的位置优化函数.Step4. 根据优化函数计算出优化后的CLB 坐标, 形成新的布局后网表.下面以图7所示的用户电路布局后网表为例, 具体介绍新的布局后网表生成过程. 图7中包含27个CLB 和1个BRAM. 经Step2计算出的过热图7 用户电路的原始布局区域由24个灰色块CLB 组成. 若把过热区域之外的芯片区域称为较冷区域, 则其余3个黑色块CLB 属于较冷区域.CLB 位置优化方程为new center old center ()Y Y d Y Y =+⨯- (1)其中, center Y , old Y , new Y 分别为过热区域的中心行坐标、原始坐标和优化后坐标;d 为扩散系数. center Y 可根据过热区域的上下边界计算, 即center min max (+)/2.Y Y Y =第1期黄俊英，等: 基于垂直扩散的FPGA 温度优化布局算法 193扩散系数d 的边界值计算方法为min chip center center maxmax center center min 1.01min ,d Y Y Y d Y Y Y Y =⎧⎪-⎛⎫-⎨=. ⎪⎪--⎝⎭⎩其中, chip Y 为垂直方向的芯片最大坐标, 1表示垂直方向的芯片最小坐标. 需要指出的是, 当垂直方向没有空间可以扩散时, 即max chip Y Y =或min 1Y =时, 扩散系数只能为 1.0. 这种情况下, 无法纵向移动坐标, 得到的新布局网表与优化前的布局网表相同.由式(1)得到的优化后的逻辑块位置可能会导致与较冷区域中逻辑块的位置重叠. 为消除这一现象, 本文在垂直扩散算法中加入了局部位置调整机制, 令这些逻辑块沿纵向向中心方向移动, 直到找到一个未被占用的位置.图8给出了 1.8d =时经垂直扩散优化后的用户电路布局结果. 根据式(1)可得, 最上行中CLB A(old,9A Y =), 经扩散后, 向上移动了2行(new,A Y = 11). 过热区域中的CLB B 的原始y 坐标为8 (old,8B Y =), 经扩散后, 向上移动了一行(new,B Y =9). 下半部分过热区域中的CLB D , 由式(1)得到的新的坐标为new,3D Y =, 但这个位置已经被较冷区域中的逻辑块占据, 所以令其往中心行方向移动, 更新到最近的未被占用位置, 即new,4D Y =. 其他过热区域中的CLB 作类似优化处理.图8 垂直扩散后用户电路的布局(d =1.8)2.2 本文算法复杂度分析本节对提出的布局算法进行空间复杂度和时间复杂度分析.在Step1解析布局网表时需要存储2类信息,以辅助完成算法的计算和优化. 一类是用户电路中逻辑块的名称及坐标信息. 在经Step2, Step3和Step4的优化后会更新逻辑块的坐标, 这些更新后的坐标和逻辑块的名称用来生成新的布局网表. 这类信息的空间复杂度为()O N , 其中N 为用户电路中逻辑块的数目. 另一类信息是芯片上物理位置CLB 的占用情况. 这部分信息主要用在Step2, 其空间复杂度为()x y O N N ⨯; 其中x N 和y N 分别为芯片的横向跨度和纵向跨度. 因此, 算法的空间复杂度为()x y O N N ⨯.算法的时间复杂度由Step2决定. 在Step2中, 计算占用率最大的行需要两重循环来遍历芯片上的每个物理位置CLB, 时间复杂度为()x y O N N ⨯; 计算过热区域边界的时间复杂度为()y O N . 对于Step1~Step4, 它们分别是对用户电路中逻辑块坐标的存储、更新和写出, 其时间复杂度均为()O N . 因此算法的时间复杂度为()x y O N N ⨯.3 实验结果与分析本节利用实验对比来评估提出的垂直扩散布局优化算法的性能. 首先介绍实验设置, 然后比较使用和不使用垂直扩散算法的峰值温度、最低温度、热梯度, 最后对引入的线长和延时情况进行分析.3.1 实验设置实验采用第1节描述的FPGA 结构及测试电路集, 通过图2的CAD 流程得到布局后的网表及布线后的线长和延时. 为了分析不同的扩散系数对峰值温度、最低温度和热梯度的影响, 以0.1为间隔, 测试扩散系数1.0~2.0的情况. 然后利用1.2节的热仿真方法对芯片的热分布进行分析.3.2 优化前后芯片温度比较实验中对1.0~2.0共10种不同扩散程度的温度情况进行了统计分析, 图9所示为相应的归一化后的峰值温度、最低温度和热梯度变化曲线图; 其中, d =1.0对应原始的未经优化的芯片温度特性, 即VTR 布局结果的温度情况. 当扩散系数增大时, 逻辑块的布局变得稀疏, 逻辑块之间的热相关性减弱, 峰值温度和热梯度将随之减小. 该现象从图9亦容易看出. 随着扩散系数的增大, 峰值温度逐渐降低, 同时热梯度也随之降低, 并呈现出一种近似的线性关系. 此外, 由图9可以看出, 热梯度曲线位于峰值温度曲线下方, 说明对于相同的扩散系数, 热梯度的减小程度显著大于峰值温度的减小程度. 例如, 当扩散系数为 2.0时, 峰值温度降低7.5%, 热梯度降低20.3%. 热梯度的降低使得194 计算机辅助设计与图形学学报第29卷芯片的温度分布更加均匀, 从而有利于降低温度对芯片的影响. 虽然最低温度随扩散系数的增加会产生缓慢的升高, 但相对于峰值温度和热梯度, 这种影响可以忽略. 当扩散系数为2.0时, 最低温度值仅增长了约0.9%.图9 归一化的温度特性与d的关系为分析垂直扩散的温度优化布局算法对电路布通率和时序性能的影响, 实验统计了扩散系数1.0~2.0时测试电路集的线长和延时情况, 相应的统计结果如图10所示. 由图10可以看出, 使用垂直扩散算法优化后, 线长和延时平均只增加了3.4%和1.4%, 在可接受的范围内.表4列出了d=2.0时所有电路在优化前后的实验结果, 包括峰值温度、最低温度、热梯度及布线后的线长和关键路径延时, 同时给出了优化后相图10 归一化的线长和延时与d的关系对于优化前各电路的峰值温度、最低温度、热梯度及布线后的线长和关键路径延时的变化比例. 表4括号中的内容为电路在优化后相对于优化前的变化量. 图11展示了其中的diffeq1电路在4种不同扩散系数下的芯片温度分布状况. 可以看出, 随着扩散系数的增大, 芯片的温度分布变得更加均匀, 有利于提高芯片的性能.3.3 电路性能和芯片温度特性的折中方法由3.2节的结果可以看出, 在采用垂直扩散的温度优化布局算法后, 峰值温度和热梯度的减小是以增加少量的线长和延时为代价. 通过调整扩散系数值, 可以得到线长、延时和峰值温度(或热梯度)之间的折中. 图12所示为不同的扩散系数对用户电路的性能和芯片的温度特性的影响; 其中,表4使用和不使用垂直扩散算法的结果比较不使用垂直扩散使用垂直扩散(d=2.0)电路线长延时/ns 最高温度/℃最低温度/℃热梯度/℃线长延时/ns最高温度/℃(变化量/%)最低温度/℃(变化量/%)热梯度/℃(变化量/%)misex3 17860 4.48 48.9 30.6 18.3 19950 5.19 44.7(-8.6) 30.9(1.0) 13.8(-24.6) ex5p 17132 4.69 49.1 32.3 16.8 18120 4.77 45.6(-7.1) 32.6(0.9) 13.0(-22.6) diffeq2 11110 11.71 38.3 30.0 8.3 1098612.03 36.8(-3.9) 30.1(0.3) 6.7(-19.3) ch_intrinsics 5315 3.51 44.6 37.7 6.9 5589 3.51 44.0(-1.3) 37.4(-0.8) 7.3(-4.3) tseng 11503 6.02 49.2 34.0 15.2 11683 5.96 47.2(-4.1) 34.0(0) 13.2(-4.1) sha 30881 11.0651.0 31.9 19.1 3210411.05 45.2(-11.4)32.2(0.9) 13.0(-31.9) diffeq1 15463 14.57 43.1 32.5 10.6 1473015.12 41.2(-4.4) 32.6(0.3) 8.6(-18.9) dsip 13206 2.26 54.5 32.7 21.8 13324 2.30 52.2(-4.2) 32.9(0.6) 19.3(-11.5) bigkey 15282 2.26 55.0 31.3 23.7 16278 2.30 52.5(-4.5) 31.6(1.0) 20.9(-11.8) mkSMAdapter 35830 6.95 55.0 33.2 21.8 392457.21 50.2(-8.7) 33.6(1.2) 16.6(-23.9) des 20632 4.09 49.0 33.1 15.9 22684 4.09 48.1(-1.8) 33.1(0) 15.0(-5.7) boundtop 36553 7.51 54.1 33.0 21.1 414527.57 47.2(-12.8) 34.6(4.8) 12.6(-40.3) raygentop 40875 6.28 58.2 32.7 25.5 46980 6.46 53.5(-8.1) 33.6(2.8) 19.9(-22.0) or1200 72998 24.09 56.2 28.7 27.5 7984525.12 47.6(-15.3) 29.3(2.1) 18.3(-33.5)第1期黄俊英, 等: 基于垂直扩散的FPGA温度优化布局算法 195图11 d不同取值时diffeq1电路的温度分布图12 不同的d对电路性能和芯片温度特性的影响2条虚线分别表示归一化的线长-延时-峰值温度积和归一化的线长-延时-热梯度积. 可以看出, 扩散系数为1.3处于归一化的线长-延时-峰值温度积的极小值点附近, 所以当以峰值温度为优化目标时, 扩散系数的最优值为 1.3; 随着扩散系数的增加, 归一化的线长-延时-热梯度积大体上呈减小趋势, 因此当以热梯度为优化目标时, 应选择尽可能大的扩散系数.4结论本文通过实验发现, 在传统布局算法中, 热梯度会随FPGA芯片尺寸的增加而显著增大. 为了降低热梯度增大的影响, 本文提出一种基于垂直扩散的FPGA温度优化布局算法. 首先通过解析布局后网表, 根据各行的逻辑块占用率得到过热区域. 然后基于过热区域的中心及边界, 同时引入扩散系数, 建立逻辑块位置优化函数. 最后, 结合实验分析了优化后的芯片温度特性及热梯度状况. 实验结果表明, 与传统的VTR布局算法相比, 本文算法在牺牲少量线长和延时的基础上, 可显著降低芯片峰值温度和热梯度, 从而减小了温度对芯片的影响, 是一种温度分布更优的布局算法.参考文献(References):[1] Chaudhury S. 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电子科技大学
实验报告
二、实验项目名称：CMOS模拟集成电路设计与仿真
三、实验地点：211大楼606房间
四、实验学时：4
五、实验目的：
（1）综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。
（2）学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证
六、实验原理：
IC设计一般规则：
①根据用途要求，确定系统总体方案
②根据电路的指标和工作条件，确定电路结构与类型，然后通过模拟计算，
决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。
③根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足
这些参数的工艺参数、工艺流程和工艺条件。
④按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一
定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用。
⑤生成PG带制作掩模版
⑥工艺流片
⑦测试，划片封装
实验模拟基于Cadence 平台的电路设计与仿真
七、实验内容：
1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。
2、设计一个运算放大器电路，要求其增益大于60dB, 相位裕度大于45º，
功耗小于10mW。
3、根据设计指标要求，选取、确定适合的电路结构，并进行计算分析。
4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans
分析、建立时间小信号特性和压摆率大信号分析，能熟练掌握各种分析的参数设置方法。
5、电路性能的优化与器件参数调试，要求达到预定的技术指标。
6、整理仿真数据与曲线图表，撰写并提交实验报告。
八、实验仪器与器材
（1）工作站或微机终端一台
（2）EDA仿真软件 1套
九、实验结果：
1、根据实验指导书熟悉UNIX操作系统常用命令的使用，掌握Cadence EDA仿真环境的调用。
2、根据设计指标要求，设计出如下图所示的电路结构。
并进行计算分析，确定其中各器件的参数。
4、电路的仿真与分析，重点进行直流工作点、交流AC分析、瞬态Trans分析，能熟练掌握各种分
①增益与频率之间的关系、相位裕度与频率之间关系图如下所示：
②输入、输出关系曲线
十、实验结果计算与分析：
从幅频特性曲线图像中可以读出，电路的增益A V=59dB略小于设计所要求的60dB；找出增益接近于0时候的截止频率为102.4MHz，对应到下方相频特性曲线图像中为-130º，则相位裕度为180º-130º=50º，
电路功耗：满足要求实验要求。
十一、实验心得与体会：
1，通过本次试验掌握了集成电路设计调试的一般规则，加深了对本行业的认识。
2，了解IC内部结构及其主要工艺特点，加深感性认识，增强了实验与综合分析能力。
3，学会了对于给定电路参数然后进行电路设计的一般方法，由大到小，选好电路模块，进行设计。
报告评分：
指导教师签字：。