全差分运算放大器设计概要

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采用折叠式结构的两级全差分运算放大器的设计

目录1. 设计指标 (1)2. 运算放大器主体结构的选择 (1)3. 共模反馈电路（CMFB）的选择 (1)4. 运算放大器设计策略 (2)5. 手工设计过程 (2)5.1 运算放大器参数的确定 (2)5.1.1 补偿电容Cc和调零电阻的确定 (2)5.1.2 确定输入级尾电流I0的大小和M0的宽长比 (3)5.1.3 确定M1和M2的宽长比 (3)5.1.4确定M5、M6的宽长比 (3)5.1.5 确定M7、M8、M9和M10宽长比 (3)5.1.6 确定M3和M4宽长比 (3)5.1.7 确定M11、M12、M13和M14的宽长比 (4)5.1.8 确定偏置电压 (4)5.2 CMFB参数的确定 (4)6. HSPICE仿真 (5)6.1 直流参数仿真 (5)6.1.1共模输入电压范围（ICMR） (5)6.1.2 输出电压范围测试 (6)6.2 交流参数仿真 (6)6.2.1 开环增益、增益带宽积、相位裕度、增益裕度的仿真 (6)6.2.2 共模抑制比（CMRR）的仿真 (7)6.2.3电源抑制比（PSRR）的仿真 (8)6.2.4输出阻抗仿真 (9)6.3瞬态参数仿真 (10)6.3.1 转换速率（SR） (10)6.3.2 输入正弦信号的仿真 (11)7. 设计总结 (11)附录（整体电路的网表文件） (12)采用折叠式结构的两级全差分运算放大器的设计1. 设计指标5000/ 2.5 2.551010/21~22v DD SS L out dias A V VV V V VGB MHz C pF SR V s V V ICMR V P mWµ>==−==>=±=−≤的范围2. 运算放大器主体结构的选择图1 折叠式共源共栅两级运算放大器运算放大器有很多种结构，按照不同的标准有不同的分类。

从电路结构来看, 有套筒式共源共栅、折叠式共源共栅、增益提高式和一般的两级运算放大器等。

全差分套筒式运算放大器设计

全差分套筒式运算放大器设计1、设计内容本设计基于经典的全差分套筒式结构设计了一个高增益运算放大器，采用镜像电流源作为偏置。

为了获得更大的输出摆幅及差模增益，电路采用了共模反馈及二级放大电路。

本设计所用到的器件均采用SMIC 0.18µm的工艺库。

2、设计要求及工艺参数本设计要实现的各项指标和相关的工艺参数如表1和表2所示：3、放大器设计3.1 全差分套筒式放大器拓扑结构与实际电路图1 全差分套筒式放大器拓扑结构图2 最终电路图3.2 设计过程在图1中，Mb1和M9组成的恒流源为差放提供恒流源偏置，且M1，M2完全一样，即两管子所有参数均相同。

Mb2、M7和M8构成了镜像电流源，M5、M6和M7、M8构成了共源共栅电流源，M1、M2、M3、M4构成了共源共栅结构，可以显著提高输出阻抗，提高放大倍数（把M3的输出阻抗提高至原来的（gm3 + gmb3）ro2倍。

但同时降低了输出电压摆幅。

为了提高摆幅，控制增益，在套筒式差分放大器输出端增加二级放大。

本设计中功率上限为10mW，可以给一级放大电路分配3mA的电流。

设计要求摆幅为3V，所以图1中M1、M3、M5、M9的过驱动电压之和不大于1.8-3/2=0.3V。

我们可以平均分配每个管子的过驱动电压。

根据漏电计算流公式(1)（考虑沟道长度调制效应），可以计算出每个管子的宽长比。

I D=12μn C ox WL(V GS−V TH)2(1+λV DS)(1)其中，C ox等于ε/t ox，μn和t ox可以从工艺库中查找。

4、仿真结果经过调试优化之后的仿真结果如以下各图所示：图3 增益及相位裕度从图中可以看出，本设计的低频增益达到了74.25dB，达到了预期要求。

3dB 带宽为35kHz左右，比较小，可见设计还有改进的余地。

当CL为2pF时，相位裕度：PM=180°+∠βH(ω)=180°−125.5°=54.5°电源电压为1.8V时，输出摆幅如下图所示，达到了3V。

全差分运算放大器设计

全差分运算放大器设计岳生生（0126）一、设计指标以上华CMOS 工艺设计一个全差分运算放大器，设计指标如下：直流增益：>80dB单位增益带宽：>50MHz负载电容：＝5pF相位裕量：>60度增益裕量：>12dB差分压摆率：>200V/us共模电压：(VDD=5V)差分输入摆幅：>±4V运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于，输出端的所有PMOS 管的,DSAT PV之和也必须小于。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

性能指标分析差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12）第一级增益 1351113571135135753()m m m o o o o o m m m m o o o o m m g g g g g g G A R r r r r g g r r r r=-=-=-+P第二级增益92291129911()m o o o m m o o g g G A R r r g g=-=-=-+P 整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++差分压摆率（>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

全差分运算放大器设计说明

全差分运算放大器设计岳生生（6）一、设计指标以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下：✧直流增益：>80dB✧单位增益带宽：>50MHz✧负载电容：＝5pF✧相位裕量：>60度✧增益裕量：>12dB✧差分压摆率：>200V/us✧共模电压：2.5V (VDD=5V)✧差分输入摆幅：>±4V二、运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

本次设计的运算放大器的设计指标要求差分输出幅度为±4V ，即输出端的所有NMOS 管的,DSAT NV之和小于0.5V ，输出端的所有PMOS管的,DSAT PV之和也必须小于0.5V 。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

三、性能指标分析1、差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12）第一级增益1351113571135135753()m m m o o o o o m m m m o o o o m m g g gg ggG A R r r r r g g r r r r=-=-=-+P第二级增益92291129911()m o o o m m o o gg G AR r r gg=-=-=-+P整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++2、差分压摆率（>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

全差分运算放大器设计

全差分运算放大器设计全差分运放（Fully-Differential Amplifier，简称FDA）是一种特殊的运放，它具有两个差动输入和两个差动输出。

全差分运放具有许多优点，包括良好的共模抑制和电源抑制比，适用于高精度传感器信号放大、功率放大和模拟信号处理等领域。

在这篇文章中，我将介绍全差分运放的设计原理和步骤。

首先，我们需要确定设计的要求和规范。

这包括增益要求、带宽要求、电源电压和输入输出电阻等参数。

根据这些要求，我们可以选择合适的运放器件和电路拓扑。

全差分运放的常见电路拓扑有两级差分放大器、共射共源放大器和增益交换放大器等。

在这里，我们以两级差分放大器为例进行设计。

第一步是选择运放器件。

我们需要根据设计要求选择适合的运放器件，可以根据其增益带宽积、供电电压范围和失调电流等参数进行选择。

一般来说，我们可以选择低失调电流、高增益带宽积和低电压噪声的器件。

第二步是确定电路拓扑。

在两级差分放大器中，第一级是差分放大器，第二级是共射共源放大器。

差分放大器的作用是提供高输入阻抗和共模抑制比，共射共源放大器的作用是提供电流放大和驱动能力。

由于这两级放大器要分别满足不同的要求，我们可以选择不同的放大倍数和器件参数来优化电路性能。

第三步是确定偏置电路。

偏置电路的作用是提供恒定的工作电流，这可以通过电流源和电阻网络来实现。

偏置电流的选择要根据运放器件的要求和特点，可以使用恒流源或电流反馈等方法来实现。

第四步是确定反馈电路。

反馈电路的作用是控制放大倍数和增益稳定性，可以使用电阻、电容或者电流源等元件来实现。

选择适当的反馈方式可以减小失调电压和非线性，提高性能。

第五步是进行电路仿真和优化。

通过电路仿真，我们可以验证设计的性能和满足要求。

优化可以通过调整电路参数和进行迭代仿真来实现，以达到设计要求。

第六步是进行电路布局和线路板设计。

在设计布局时，要注意分离放大器电路和干扰源，减少电源和信号线的串扰。

线路板设计要保证差分信号走线的对称性和阻抗匹配，以提高传输性能。

全差分CMOS运算放大器的设计

全差分CMOS运算放大器的设计全差分CMOS运算放大器（Fully Differential CMOS Operational Amplifier）是一种常用于模拟、混合信号和通信电路中的放大器。

全差分运算放大器结合了差分放大器和普通运算放大器的优点，具有更好的共模抑制、抗干扰能力和更高的增益。

1.设计差动放大器：差动放大器是全差分CMOS运算放大器的核心部分，其一般由两个输入差分对和一个负载电阻组成。

在设计差动放大器时，首先需要确定放大器的增益、带宽和功耗等要求。

然后，选择适当的晶体管尺寸和偏置电流来满足这些要求。

2.设计电流镜：电流镜主要用于稳定差动放大器的工作点。

常用的电流镜电路有P型电流镜和N型电流镜。

在设计电流镜时，需要考虑放大器的输入阻抗、输出阻抗和功耗。

3.设计共模反馈电路：共模反馈电路主要用于提高全差分CMOS运算放大器的共模抑制比。

在设计共模反馈电路时，需要确定合适的电压分压比例和电容值，以及选择合适的晶体管尺寸和偏置电流。

4.偏置电流源设计：5.电源设计：6.输入和输出接口设计：7.稳定性分析和优化：在设计全差分CMOS运算放大器时，还需要进行稳定性分析和优化。

常用的稳定性分析技术有迭代法、校正法和频率响应法。

稳定性优化技术有补偿电容法、极点分布法和增益调整法。

8.仿真和验证：最后，设计完成的全差分CMOS运算放大器需要进行仿真和验证。

常用的仿真和验证工具有SPICE软件、电路仿真器和实验测量仪器。

通过仿真和验证，可以评估放大器的性能和电路的可靠性。

最后，需要注意的是，在进行全差分CMOS运算放大器的设计时，应遵循设计规范和标准，如功耗规范、电压规范和噪声规范，以确保设计的可靠性和一致性。

同时，应密切关注工艺制程、温度变化等因素对电路性能的影响，并进行相应的校准和补偿。

最完整的全差分运算放大器设计

最完整的全差分运算放大器设计全差分运算放大器是一种特殊的运算放大器，它采用了差模输入和差模输出的电路结构，能够获得更高的共模抑制比和更好的抗干扰能力。

在本文中，我们将详细介绍全差分运算放大器的设计步骤和关键考虑因素。

首先，我们需要确定设计的目标和规格。

这包括放大器的增益、带宽、输入和输出阻抗等参数。

在设计全差分运算放大器时，通常需要考虑放大器的直流特性和交流特性。

接下来，我们将详细介绍全差分运算放大器的设计步骤。

1.选择工作点：为了实现差模输入和差模输出，我们需要选择适当的工作点。

一个常用的方法是将输入差模信号的平均值调整到放大器的线性工作区域，这可以通过调整偏置电流源和电阻来实现。

2.设计输入级：输入级通常采用差模对称结构，包括差模差分放大电路和公模放大电路。

在设计差模差分放大电路时，需要选择合适的晶体管，并确定电流增益。

公模放大电路的设计要考虑与差模放大电路的匹配。

3.设计输出级：输出级通常采用差模共源结构。

在设计输出级时，需要确定合适的负载电阻和电流源，并考虑稳定性和功率消耗等因素。

4.频率补偿：全差分运算放大器的频率响应通常需要进行补偿。

一种常用的方法是使用频率补偿电容和电阻，以提高放大器的带宽和稳定性。

5.抑制共模信号：全差分运算放大器的一个重要特性是能够抑制共模信号。

为了实现更好的共模抑制比，我们可以采用一些技术，如共模反馈、差模共源结构等。

在设计全差分运算放大器时，需要考虑一些关键因素。

首先是热噪声和干扰的抑制。

由于全差分运算放大器的输入端采用了差模输入，它能够抑制共模干扰和热噪声。

其次是功耗的控制，尽量减小功耗，提高能效。

还要注意防止震荡和保证放大器的稳定性。

综上所述，全差分运算放大器设计需要考虑许多因素，包括放大器的增益、带宽、输入和输出阻抗等参数。

在设计过程中，需要选择合适的工作点、设计合适的输入级和输出级、实施频率补偿，并考虑共模抑制和稳定性等因素。

通过合理的设计和优化，我们可以获得一个高性能的全差分运算放大器。

全差分放大器设计

对于全差分放大器，一般可以得到更大的swing (由于差分信号)，同时可以实现对共模干扰、噪声以及偶数阶的非线性的抑制；但其需要有两个匹配的反馈网络，以及共模反馈电路顺便提一下，对于全差分的折叠共源共栅（folded cascode）放大器，需要注意转换速率（正向与负向）对输入对差分对的尾电流源和cascode电流源的考虑非主极点的位置–输入对管的drain节点（注意全差分没有镜像极点的问题..），如果考虑PMOS输入的结构，将会折叠到n管的cascode，从而减小此节点阻抗，提高此非主极点的频率；但是P输入结构亦有其问题，如直流增益和cmfb电路的速度（考虑cmfb控制的为cascode的pmos电流源）关于共模反馈CMFB从反馈环路来看，共模的稳定问题来源于闭环的共模增益：由于输入差分对的尾电流源的local-feedback，通常共模增益较小，导致运放无法控制其输出共模点；通过CMFB共模反馈电路，可以提高共模反馈环路的增益，以稳定共模信号。

设计CMFB需考虑补偿以减小环路的稳定时间（settling time）和提高稳定性。

从性能上，我们希望共模反馈的单位增益带宽足够大，但由于cmfb的环路相较于差模通路可能有更多高频极点，故此在一定的功耗要求下其UGB一般比较难做的高，有书中提到可以将其设计为差模UGB 的1/3一般共模反馈的方法是控制放大器的电流源，这里如果是folded-cascode的结构，可以考虑用cmfb控制cascode的电流源而不是输入差分对的电流源—-因其在共模环路中有较少的节点–>更容易补偿等..（另一种考虑是控制尾电流源可能导致共模增益的问题)另外，对于cmfb控制的尾电流源，常见将尾电流源分为两半，其中之一由cmfb控制，另一半接恒定偏置电流；这种结构的具体分析可见Gray书12.4.2节的内容，简单来说，single-stage的opamp中控制尾电流源的cmfb结构，其UGB主要为gmt/CL, 其中gmt为尾电流源的跨导，这里拆分尾电流源来减半cmc共模控制的部分，这样UGB减小，即缩减带宽来提升共模反馈环路的相位裕度，当然cmfb的增益相应也减小了；另外恒定偏置部分也可帮助共模电压的初始建立，减小cmfb大的扰动。

最完整的全差分运算放大器设计

静态功耗确定了整个电路的静态电流最大值为：
I DC =
PStatic 15mw = ≈ 3mA Vdd − Vss 5.0V − 0V
（2）
我们将该电流分配到电路的不同的地方去。例如， 100µA 给偏置电路， 2900µA 给两级放大电路。这里完全是根据设计人员的经验来确定，有可能电流的分配并不能使整个电路达到全局最优。 4. 等效输入噪声 ≤ 20 nV/ HZ (thermal noise)
Hz
Vb1
M11
M13
M12
Vin+
M1
M2
Vin-
Vo+
Vo-
M3
Vb2
M4
CL
CC RC
RC CC
CL
M5
Vb3
M6
M9
M7Biblioteka VcmfbM8M10
图 1 共源共栅两级运算放大器
1
《通信系统混合信号 VLSI 设计》课程设计报告
2003 年 12 月 31 日
作者: 唐长文, 菅洪彦
运算放大器的的结构主要有三种 : (a) 简单两级运放， two-stage ； (b) 折叠共源共栅， folded-cascode; (c)共源共栅，telescopic。该运算放大器的设计指标要求差分输出摆幅为 ± 4V，即输出端的所有 NMOS 管的 VDSAT , N 之和小于 0.5V，输出端的所有 PMOS 管的 VDSAT , P 之和也必须小于 0.5V。对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，共源的输出级的结构，如图 1 所示。两级运算放大器设计必须保证运放的稳定性，这里 Miller 补偿或者 Cascode 补偿技术用来进行零极点补偿。三、性能指标分析 1. 差分直流增益 Adm>80dB 该运算放大器存在两级：（1）、 Cascode 级增大直流增益（ M1 － M8 ）；（ 2）、共源放大器 (M9-M12) g m1 g m 3 g m 5 , A1 = −Gm1 Ro1 = − g m1 ( g m 3 ro1ro 3 // g m 5 ro 5 ro 7 ) = − 第一级增益 g m 5 g o1 g o 3 + g m 3 g o 5 g o 7 第二级增益

模拟集成电路设计——两级全差分高增益放大器设计

全差分高增益放大器的设计一、设计产品名称全差分高增益放大器二、设计目的1.掌握模拟集成电路的基本设计流程；2.掌握Cadence基本使用方法；3.学习模拟集成电路版图的设计要点；4.培养分析、解决问题的综合能力；5.掌握模拟集成电路的仿真方法；6.熟悉设计验证流程方法。

三、设计内容全差分高增益放大器（Full-differential OTA）是一种非常典型的模拟IP, 在各类模拟信号链路、ADC.模拟滤波器等重要模拟电路中应用广泛, 是模拟IC 设计人员必需掌握的一种基础性IP 设计。

采用华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 设计一款全差分高增益放大器电路, 完成电路图设计、前仿真、Layout 设计和物理验证（DRC&LVS）。

考虑以下OTA 架构：图1 OTA架构四、电路设计思路模拟集成电路的设计分为前端与后端, 设计流程可以分为明确性能要求、选择电路结构、计算器件参数、原理图绘制、前仿真、版图绘制、DRC设计规则检查、LVS版图与电路图一致性检查、寄生参数提取及后仿真、流片测试。

本次实验使用基于华大九天Aether 全定制IC 设计平台及其自带的0.18um PDK, 实现模拟集成电路全差分高增益放大器的全流程设计与仿真。

（1）性能指标:需要验证三种PVT Corner:a) 电源电压1.8V, 温度27℃, corner 为TT；b) 电源电压1.6V, 温度80℃, corner 为SS；c) 电源电压2.0V, 温度-40℃, corner 为FF；要求各Corner 下开环技术指标（含Cload=10fF）:①放大器开环DC 增益Av0≥90dB；②0dB 带宽BW0≥500MHz；③相位裕度Phase Margin≥50°。

④DC 抑制比PSRR-0≥60dB, （3*2=6 分）⑤10MHz 时抑制比PSRR-10M≥45dB。

全差分

作者: 唐长文, 菅洪彦
Pstatic = (Vdd −Vss )(IDS 9 + IDS10 + IDS13 )
静态功耗确定了整个电路的静态电流最大值为：
I DC
= PStatic Vdd −Vss
= 15mw 5.0V − 0V
≈ 3mA
（2）
我们将该电流分配到电路的不同的地方去。例如，100µA 给偏置电路，2900µA 给两级放大电路。这里完全是根据设计人员的经验来确定，有可能电流的分配并不能使整个电路达到全局最优。
4. 等效输入噪声 ≤ 20 nV/ HZ (thermal noise)
我们知道每一个晶体管都存在噪声电流源，其功率谱密度为
S2 iDS
=
4KT
(
2 3
gm
)
+
K
f
g
2 m
fWLCox
热噪声 1/f 噪声
图 2、NMOS 管噪声电流源
我们忽略第二级的等效输入噪声，因为第二级的输入噪声要除以第一级的增益。输入等效噪声为
4
《通信系统混合信号 VLSI 设计》课程设计报告
2003 年 12 月 31 日
作者: 唐长文, 菅洪彦
( ) ( ) 第一极点：ω p1 =
gm5 go1go3 + gm3 go5 go7 go9 + go11 gm3 gm5 gm9CC
，
第二极点：ω p2
=
g m9 CL
，第三极点：ω p3
1. 确定 Miller 补偿电容
为了保证相位裕量有 60 ° ,我们要求第二极点 ω p2 和零点 ωz 满足以下两个条件：
ωz
≥ 10ωu ， ω p2

全差分运算放大器设计

全差分运算放大器设计岳生生（200403020126）一、设计指标以上华0.6um CMOS 工艺设计一个全差分运算放大器，设计指标如下：✧直流增益：>80dB✧单位增益带宽：>50MHz✧负载电容：＝5pF✧相位裕量：>60度✧增益裕量：>12dB✧差分压摆率：>200V/us✧共模电压：2.5V (VDD=5V)✧差分输入摆幅：>±4V二、运放结构选择运算放大器的结构重要有三种：（a ）简单两级运放，two-stage 。

如图2所示；（b ）折叠共源共栅，folded-cascode 。

如图3所示；（c ）共源共栅，telescopic 。

如图1的前级所示。

对于单级的折叠共源共栅和直接共源共栅两种结构，都比较难达到该要求，因此我们采用两级运算放大器结构。

另外，简单的两级运放的直流增益比较小，因此我们采用共源共栅的输入级结构。

考虑到折叠共源共栅输入级结构的功耗比较大，故我们选择直接共源共栅的输入级，最后选择如图1所示的运放结构。

两级运算放大器设计必须保证运放的稳定性，我们用Miller 补偿或Cascode 补偿技术来进行零极点补偿。

三、性能指标分析1、差分直流增益 (Adm>80db)该运算放大器存在两级：（1）、Cascode 级增大直流增益（M1-M8）;（2）、共源放大器（M9-M12）第一级增益1351113571135135753()m m m o o o o o m m m m o o o o m m g g gg gg G A R r rr r g g r r r r=-=-=-+第二级增益92291129911()m o o o m m o o gg G AR r rgg=-=-=-+整个运算放大器的增益：4135912135753911(80)10m m m m overallo o o o m m o o dB g g g gAA A g g g gr r r r ==≥++2、差分压摆率（>200V/us ）转换速率（slew rate ）是大信号输入时，电流输出的最大驱动能力。

快速全差分CMOS 运算放大器的设计

《IC课程设计》报告快速全差分CMOS 运算放大器的设计姓名：学号：班级： 1院系：专业：同组人姓名：李四王二目录1设计目标 (1)2相关背景知识 (1)3设计过程 (2)3.1 电路结构设计 (2)3.1.1 电路结构的选择 (2)3.1.2 折叠式共源共栅 (4)3.1.3 共模反馈电路 (5)3.1.4 偏置电路 (6)3.1.5 频率补偿 (7)4 电路仿真 (7)5 讨论 (9)6 收获和建议 (9)参考文献 (9)1设计目标设计一带宽为500MHz的全差分CMOS运算放大器。

设计指标如下：工作电源电压：3.3V开环增益：≥65 dB单位增益带宽: ≥500MHz相位裕量：≥50 degree差分压摆率: ≥200V /μs负载电容: =2pF差分输出摆幅: ≥±2V谐波失真：≤0.1%静态功耗：尽可能小2相关背景知识科学技术的发展带来了各行各业的改革，各种新型的高科技产品不断被应用到我们生活和生产中。

科技进步同样也带来了电表行业的改革，传统的老式机械表已经不适应现代的生活需求，更先进的数字电表将取而代之。

电表计量芯片是数字电表的核心，它的性能在很大程度上决定了该电表的性能。

而在电表计量芯片中需要将电流、电压信号转换成数字信号以便进行高精度的后续处理，这就需要用到数模转换器（Analog to Digital Converter）。

一个高性能的数模转换器则是先进的电表计量芯片必不可少的。

目前随着大规模集成电路的发展，Sigma -delta 数模转换器（Sigma-delta ADC）得到了迅速的发展并广泛应用于通讯、音频处理和精密测量方面。

在电表计量芯片中也广泛采用这用结构以实现高精度的数模转换。

3设计过程3.1 电路结构设计3.1.1 电路结构的选择根据上表所提供的性能要求，由于普通的单级结构运放无法提供这么大的增益，而三级或更多级结构将带来稳定性的问题，对此我们选择具有两级放大功能的运算放大器。

2009-06全差分运算放大器_167602514

nd d
fnd=2GBW; PM=63: Butterworth fnd=3GBW; PM=72: Bessel fnd=4GBW; PM=76: RR
高等模拟集成电路第二部分
清华大学电子工程系李国林李冬梅
2009秋季学期
3
As
A0 s 1 d s s 1 1 nd 1 nd 2

14
越小越好，但又不可能为零，小到什么程度为宜呢？
高等模拟集成电路第二部分清华大学电子工程系李国林李冬梅 2009秋季学期
kg m1 2GBWCL k g m 2 2GBWCL k

v
in
g m1 ro1
g m2 2f T
v1 C n1
1
fT GBW
功耗由谁决定？
稳定性裕量越大（越大），功耗越大 GBW越大，功耗越大负载电容越大，功耗越大

GBW受限于工艺（fT）

而不是负载电容
GBW
g m1 2Cc
g m1 2

k
CL
FOM
GBW C L GBW C L 1 1 530 MHzpF mA VGS VTH VGS VTH ID VGS VTH gm 2 2 k 2 2

高等模拟集成电路第二部分
As
4.1 极点配置方案：双极点运放

A0 s s 1 1 d nd

根据稳定性分析，双极点运放在单位反馈应用下稳定且能获得优良低通特性的条件是，第二个极点fnd是增益带宽积 GBW(=A0fd)的倍

全差分放大电路设计报告

设计报告——全差分放大电路设计姓名：李国锋单位：中科院半导体所1. 设计指标Supply VDD3.3V Dynamic range at output (DR) >=70dB Closed-loop gain2 Feedback capacitance(C F ) 0.5pF Load capacitance(C L ) 3pF Settling accuracy <=0.05% Settling time(ts)<=25ns Differential AC Loop Phase Margin>45。

Differential AC Loop Phase Margin >60。

Power consumption as low as possible technology process CSMC (CMOS 0.18um)2．放大器结构的选择2.1整体闭环电路的拓补结构图12.2半边等效电路图2 电容Cs 的大小可从下式得出：由闭环增益，得2=vf A pF pF C A C f vf s 15.0*2*=== 电容Cp 可以估计为：0.5p C pF =2.3 参数的初步估算2．3．1 开环增益的确定：建立误差由两部分组成：一是增益有限造成的静态误差，二是由于运放工作速度造成的动态误差。

由图2，根据基尔霍夫定律可以建立起以下公式333()*()in s P out F V V C s V C s V V C −−=−s '33**1m oout o LG r V V A V r sC ==+由以上方程可以得到：()*(1out s m oin F m o s F p o L V C G r V C G r C C C r sC =−++++)设静态误差是0.02%2=vf A *99.98%actual =2 *99.98%()()s m o s F m o s F p F s F p C G r C AA C G r C C C C A C C C ==−+++−+++得到A＝199962．3．2增益带宽积GBW 的确定 2．3．2．1 确定主极点p w主极点可以根据运放工作速度造成的动态误差确定p w 1/1/out ZinP V s w AV s w −=−+到时域变成()11p w t pactual z w u t A e w−⎛⎞⎛⎞=−+⎜⎟⎜⎟⎜⎟⎝⎠⎝⎠当t＝25ns 时，误差小于0.05% 推出320p w M =2．3．2．2 确定GBW/2*p w GBW πβ= 其中14F s F p C C C C β==++需要引起高度注意的是β是1/4,而不是1/2。