8位加法器的设计

实验二8位加法器的设计
1.实验目的：
（1）学习使用Quartus II软件的基本用法
（2）了解和掌握VHDL语言的语法规则和编程方法及基本流程（3）了解VHDL语言的基本结构
（4）掌握元件例化设计思想
2.实验内容
设计一个由两个4位二进制并行加法器级联而成的8位加法器。

参考设计方案：加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。

并行进位加法器通常比串行级联加法器占用更多的资源。

随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。

因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。

实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。

这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择，下图即为八位加法器原理框图。

3.实验要求
（1）画出系统的RTL原理框图，说明系统中个主要成分的功能（2）编写VHDL程序
（3）进行系统时序仿真，画出时序图
（4）记录实验过程中遇到的问题及解决办法
4.程序设计
5.生成RTL电路图
如图所示，一个8位加法器由2个4位二进制并行加法器级联构成，4位二进制并行加法器U1的进位输出串接在U2的低位进位CIN上，4位二进制并行加法器U1的输入是A、B、CIN，4位二进制并行加法器U2的输入是A、B和由U1来的进位CONT，从而得到一个8位全加器。

6.仿真波形
7.实验心得
在本次实验中我遇到的问题是，刚开始我以为只要把4位二进制并行加法器和8位二进制加法器的VHDL程序代码全打在ADDER8B 中编译就可以了，这样做虽然也能够编译成功，但是，结果是，Quartus II软件只默认编译的第一个源程序，也就是4位二进制并行加法器的源程序。

结果我尝试了很久才发现，原来要把两个.vhd文件分开书写，并且8位二进制加法器的顶层文件名要与程序的实体名称一致。

经过本次实验，我对可编程逻辑器件FPGA 有了更深一步的理解，同时，也让我能够更加熟练地使用Quartus II软件来编程和仿真了。