G电子技术基础-第11章_时序逻辑电路
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2016/5/19
（补充）R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
2016/5/19
R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
2016/5/19
R-S触发器应用举例: 单脉冲发生器
负脉冲
0 1
RD
SD
设计电路时此种情况 即Q、Q也可能是01, 应避免 也可能是10
2016/5/19
3. 触发器翻转的转换时间
触发器从一个状态转换到另一个状态所需的时间称为 转换时间。 R-S 触发器特点: (1) 触发器的输出有两个稳态(Q=0,Q=1或Q=1,Q=0), 称为双稳态触发器，说明它有记忆功能。 (2)利用加于RD和SD端的负脉冲可使触发器由一个稳 态转换到另一个稳态。加入的负脉冲称为触发脉 冲。 (3)可以利用 RD和SD对触发器直接置位或复位。
2016/5/19
2．在CP到达前，D = 0
在时钟脉冲来到之前，即CP = 0，此时e = 0，f = 1在 CP由0变为1后，D门的输入全部为1。其输出d由1变 为0，而C门则因e = 0，所以其输出保持为c = 1。d的 0输出，一方面驱使由A、B门组成的基本触发器置0， Q；另一方面又反馈到F门的输入端， 于是Q = 0， =1 封锁了信号的输入通道，使得在CP = 1期间，无论D 端信号如何变化，都能保持e为0、f为1，从而保证了 c = 1，d = 0既维持了置0信号（d = 0），又阻塞了置 1信号（c = 0）的产生，使输出Q和在CP = 1期间不 再变化。CP回到低电位时，C、D门被封锁，触发器 的状态不会改变。
图11-12 时序逻辑 电路结构 框图
2016/5/19
输出方程 :
驱动方程: 状态方程: 式中
Y(tn ) F[ X(tn ), Q(tn )]
Z(tn ) H[ X(tn ), Q(tn )]
Q(tn 1 ) G[Z(tn ), Q(tn )]
（11-4）
tn , tn 1 表示相邻的两个离散时间
①当J = K = 0时，触发器输入端被封锁，CP对 触发器不起作用，所以，输出保持原状态。
2016/5/19
主触发器
图11-7 主从型JK触发器
从触发器
2016/5/19
② 当J = 0，K = 1时若触发器原来处于1状态则在 CP = 1时主触发器置0再将主触发器的状态送入从触 发器，完成了置0的功能。 若触发器原来处于0状态当J = 0，K = 1时在CP到 来之后，触发器都被置0 。 ③当J = 1，K = 0时，按同样的方法分析可知，无 论触发器原状态如何，CP过后触发器的状态必定是 Q = 1，Q=0。 ④当J = K = 1时，在CP=1时，将从触发器的相反 状态存入主触发器；又在CP由1变为0时，将主触 发器的状态送入从触发器。，每来一个时钟脉冲， 触发器的状态向相反的状态翻转：Qn+1=Qn
电位 触发 方式
负电位触发:
触发器只能在CP = 0期间翻转， 而在CP = 1期间不能翻转
为了在逻辑符号图上与其他两种触发方式加以区 别，其CP端不加“∧”符号，而正、负电位触发 则以在CP端属部有无小圆圈来区分。
2016/5/19
2．主从触发方式
特点: 触发过程分主、从两步完成 缺点: 在CP = 1期间，输入信号不允许变化，否则 就有可能产生不符合该触发器逻辑状态表的 错误结果。 主从触发方式的触发器在逻辑符号图上，其CP端加 “∧”符号，对于前（正）后（负）沿翻转则以在 CP端属部有无小圆圈来区分。
2016/5/19
由于当一位数置于D端时，它要待到下一个CP到来 时才被传送到Q输出端，因此又把D触发器叫做延迟 （Delay）触发器。
D 0
（11-3）
D触发器的特性方程为:
Qn+1 0
Q
n 1
D
1
1
表11-4 D触发器的功能表
2016/5/19
11.1.6 触发器的触发方式 1．电位触发方式 触发器只能在CP = 1期间翻转， 正电位触发: 而在CP = 0期间不能翻转
&
RD &
SD &
RD 1D C
SD
& D
& CP
2016/5/19
1．在CP到达前，D = 1
在时钟脉冲来到之前,即CP = 0,此时F门的输出f = 0， E门的输出e = 1。在CP由0变为1后,D门的输入中因有 f = 0,使其输出d保持为1,C门的输入全为1,故c输出由1 变0。c的0输出,一方面驱使由A、B门组成的基本触发 器置1,于是Q = 1 , Q =0;另一方面反馈到E门和D门， 封锁了E门和D门，使e = 1、d = 1，这样c = 0的反馈 信号既维持了置1信号（c=0）,又阻塞了置0信号,(d=0) 的产生。因此在CP高电平期间,D端的变化只能引起f 的变化,不会进一步引起触发器输出状态的变化。当 CP再由1变为0时,C、D门被封锁，触发器的状态当然 不会改变。
方程
Q S RQ S R 0
n 1
n
（11-1）
式中
S R 0 是约束条件，意味着S和R不能同时为1。
但应特别指出，只有在CP = 1期间，特性方程才有效， n n 1 Q Q 并由S、R和 的状态共同决定触发器的次态 ;而 在CP = 0期间触发器被封锁，其输出状态不变。在 以后的时序逻辑电路的讨论中，一般不把CP脉冲 作为输入信号，而仅仅把它看作一个控制信号。
图11-6 同步RS触发器接成计数型触发器
2016/5/19
同步RS触发器能在计数状态下正 常工作对CP的宽度有严格的限制 , CP的宽度又必须大于2tpd，宽度 必须在2~3tpd之间
此这种类型的计数 器没有实用价值
2016/5/19
11.1.3 主从型JK触发器 1．电路的组成和符号 主从型JK触发器由两级同步RS触发器串接而成， 如图11-7所示。 从触发器的Q、Q 端交叉反馈到主触发器的输入 控制端，便构成主从型JK触发器。 2. 主从型JK触发器的工作原理与逻辑功能
SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q 0 &
1 SD
1
1
0
1
0
保持原状
不确定
指R、S从01或10变成11时,输出端状态不变
2016/5/19
R-S触发器真值表
Q 1 &
RD 0
SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q 1 &
1 0
1
0 1 RD
1
0
1
0
保持原状
不确定
3. 边沿触发方式 触发器只在时钟脉冲跳变时发生翻转，而在维 特点: 持为0或维持为1期间，输入信号的任何变化都 不会影响触发器的输出状态。
2016/5/19
其逻辑符号图与主从触发方式的触发器相同
11.2 时序逻辑电路分析
时序逻辑电路由组合逻辑电路和存储电路两部分组成 存储电路的输出状态必须反馈到组合电路的输入端,与 输入信号一起，共同决定组合逻辑电路的输出。
2016/5/19
J 0 0 1 1
K 0 1 0 1
Qn+1 Qn 0 1 Qn
同步输入端
Q
n 1
JQ KQ
n
n
表11-3 JK触发器功能表
逻辑功能wenku.baidu.com分析，是在假设CP = 1期间J、K输入信 号状态保持不变的条件下进行的
2016/5/19
例11-1 主从型JK触发器的J、K输入信号如图11-8所 示，试画出输出端Q的波形。 解: 根据表11-3可画出相应的Q端的波形。
Q
&
Q & SD
Q, Q 输出端
RD-RESET
RD
S D-SET直接 置位端
直接复位端
2016/5/19
2. 逻辑功能
R-S触发器真值表 RD Q 1 & 0 RD 0 Q 0 & 1 1 SD 0 1 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
1
0
1
0
保持原状
不确定
RD=0同时SD=1时, Q=0。故RD称为复位端,或称为 清 0端
负边沿触发器在下降沿触发后的状态取决于 下降沿之前J、K的情况。负边沿型JK触发 器的逻辑功能同主从型JK触发器
2016/5/19
图11-9 T109双JK触 发器外引线排列图
图11-10 74LS76双JK
触发器外引线排列图
2016/5/19
11.1.5.维持阻塞型D触发器 Q Q & Q 符号 Q
图11-8
2016/5/19
3. 异步输入端RD和SD的作用 SD和RD端的作用不受CP同步控制 11.1.4 边沿触发型JK触发器 为解决主从型JK触发器CP = 1期间，J、K端的 正向干扰可能使触发器产生误动作问题，产生 了边沿型JK触发器。 特点：它的抗干扰性能要比主从型触发器好, 边沿型触发器有正边沿和负边沿两种触发方式
2016/5/19
2.触发器的“空翻”现象 要保证每来一个时钟脉冲，同步RS触发器至多翻 转一次，就必须要求在时钟脉冲高电平持续时间 （即CP = 1），输入信号S和R保持不变。 触发器发生两次、甚至多次翻转，这种现象称为触 发器的“空翻”现象。 同步RS触发器在计数状态下的工作: 把同步RS触发器的Q、Q 分别与输入端R、S相连， 就构成计数式RS触发器。
根据时钟脉冲加入方式的不同分为同步时序逻辑电路 和异步时序逻辑电路 根据输出信号的特点将时序电路分为米利（Mealy）型 和摩尔（Moore）型 11.2.1 时序逻辑电路的基本分析方法
2016/5/19
时序逻辑电路分析就是分析给定逻辑电路的逻辑功能 其一般步骤 : (1)分析电路的组成。 (2)根据给定的电路，写出写出每个触发器的时钟 方 程、驱动方程和输出方程 (3) 把各个触发器的驱动方程代入触发器的特性方 程，得出各触发器的状态方程。 (4) 根据状态方程和输出方程，求出次态和输出， 列出完整的逻辑状态转换表或者状态转换图，画出 时序图（波形图）。 (5) 根据得到的状态转换表或者状态转换图等,分析 该时序电路的状态变化规律，确定其逻辑功能.对 于有些时序电路，还需要检查电路能否自启动。
第11章 时序逻辑电路
成都理工大学工程技术学院 自动化工程系 雷永锋
2013
2016/5/19
第11章 时序逻辑电路
11.1 触发器
11.2 时序逻辑电路的分析 11.3 常用时序逻辑电路组件 11.4 时序逻辑电路的设计
2016/5/19
11.1 触发器
11.1.1 基本R-S触发器 1. 电路的特点（SD和RD低电平有效） 组成：用2个与非门(或或非门)构成
SD
指RD、SD同时从00变成11时, 输出端状态不定
2016/5/19
R-S触发器真值表
Q
1 & 0 1 RD Q 1 0 & 1 0
Q
RD
SD
1 0 1 0
Q 0 1
Q
1(复位) 0(置位)
1 0
& 1 Q 1 & 1 1 0 0 1
0 1 1 0
1 0
SD
保持原状 不确定
指RD、SD同时从00变 成11时, 输出端状态不定
2016/5/19
11.2.2 时序逻辑电路分析举例 例11-2 分析如图11-13所示时序逻辑电路的功能， 假设初始状态为Q2Q1Q0＝011。
图11-13 例题11-2的逻辑图
2016/5/19
解:
①
首先 分析 电路 组成 写出每个触 发器的时钟 方程、驱动 方程和输出 方程。
2016/5/19
Q
Q CP R S Q n+1 说明
1 0 0 Qn
1
S 1S C1 1R R
保持
置1 清0
0 1 1 0 1 1
1 0
1 1
不定 避免 Qn 保持
SD S CP R RD
图11-5 同步RS触发器图形符号
0
触发器功能表
2016/5/19
n Q 根据真值表，以S、R和 得到同步RS触发器的特性
Q
正脉冲
Q &
SD
Q
Q
& RD
+5V
4.7k
t +5V
K
4.7k
2016/5/19
11.1.2 同步RS触发器
1．电路的组成和逻辑功能
Q Q & SD & &
触发器只有在同步信 号（时钟脉冲信号 Clock Pulse）到达时 才根据输入信号改变 状态
图11-4 同步RS触发器
&
RD
R
CP
S
当CP=0时，触发器 的状态不改变；CP 为高电位时，状态 发生相应的翻转。
2016/5/19
R-S触发器真值表
RD Q 0 & 1 RD 1 0 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q
1 &
0 1
1 0
0
1
0
保持原状
不确定
SD
SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端
2016/5/19
R-S触发器真值表
1 Q & 1 RD 0 1
RD 0
（补充）R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
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R-S触发器应用举例: 单脉冲发生器
Q & RD +5V
4.7k
Q & SD
4.7k
+5V
K
2016/5/19
R-S触发器应用举例: 单脉冲发生器
负脉冲
0 1
RD
SD
设计电路时此种情况 即Q、Q也可能是01, 应避免 也可能是10
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3. 触发器翻转的转换时间
触发器从一个状态转换到另一个状态所需的时间称为 转换时间。 R-S 触发器特点: (1) 触发器的输出有两个稳态(Q=0,Q=1或Q=1,Q=0), 称为双稳态触发器，说明它有记忆功能。 (2)利用加于RD和SD端的负脉冲可使触发器由一个稳 态转换到另一个稳态。加入的负脉冲称为触发脉 冲。 (3)可以利用 RD和SD对触发器直接置位或复位。
2016/5/19
2．在CP到达前，D = 0
在时钟脉冲来到之前，即CP = 0，此时e = 0，f = 1在 CP由0变为1后，D门的输入全部为1。其输出d由1变 为0，而C门则因e = 0，所以其输出保持为c = 1。d的 0输出，一方面驱使由A、B门组成的基本触发器置0， Q；另一方面又反馈到F门的输入端， 于是Q = 0， =1 封锁了信号的输入通道，使得在CP = 1期间，无论D 端信号如何变化，都能保持e为0、f为1，从而保证了 c = 1，d = 0既维持了置0信号（d = 0），又阻塞了置 1信号（c = 0）的产生，使输出Q和在CP = 1期间不 再变化。CP回到低电位时，C、D门被封锁，触发器 的状态不会改变。
图11-12 时序逻辑 电路结构 框图
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输出方程 :
驱动方程: 状态方程: 式中
Y(tn ) F[ X(tn ), Q(tn )]
Z(tn ) H[ X(tn ), Q(tn )]
Q(tn 1 ) G[Z(tn ), Q(tn )]
（11-4）
tn , tn 1 表示相邻的两个离散时间
①当J = K = 0时，触发器输入端被封锁，CP对 触发器不起作用，所以，输出保持原状态。
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主触发器
图11-7 主从型JK触发器
从触发器
2016/5/19
② 当J = 0，K = 1时若触发器原来处于1状态则在 CP = 1时主触发器置0再将主触发器的状态送入从触 发器，完成了置0的功能。 若触发器原来处于0状态当J = 0，K = 1时在CP到 来之后，触发器都被置0 。 ③当J = 1，K = 0时，按同样的方法分析可知，无 论触发器原状态如何，CP过后触发器的状态必定是 Q = 1，Q=0。 ④当J = K = 1时，在CP=1时，将从触发器的相反 状态存入主触发器；又在CP由1变为0时，将主触 发器的状态送入从触发器。，每来一个时钟脉冲， 触发器的状态向相反的状态翻转：Qn+1=Qn
电位 触发 方式
负电位触发:
触发器只能在CP = 0期间翻转， 而在CP = 1期间不能翻转
为了在逻辑符号图上与其他两种触发方式加以区 别，其CP端不加“∧”符号，而正、负电位触发 则以在CP端属部有无小圆圈来区分。
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2．主从触发方式
特点: 触发过程分主、从两步完成 缺点: 在CP = 1期间，输入信号不允许变化，否则 就有可能产生不符合该触发器逻辑状态表的 错误结果。 主从触发方式的触发器在逻辑符号图上，其CP端加 “∧”符号，对于前（正）后（负）沿翻转则以在 CP端属部有无小圆圈来区分。
2016/5/19
由于当一位数置于D端时，它要待到下一个CP到来 时才被传送到Q输出端，因此又把D触发器叫做延迟 （Delay）触发器。
D 0
（11-3）
D触发器的特性方程为:
Qn+1 0
Q
n 1
D
1
1
表11-4 D触发器的功能表
2016/5/19
11.1.6 触发器的触发方式 1．电位触发方式 触发器只能在CP = 1期间翻转， 正电位触发: 而在CP = 0期间不能翻转
&
RD &
SD &
RD 1D C
SD
& D
& CP
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1．在CP到达前，D = 1
在时钟脉冲来到之前,即CP = 0,此时F门的输出f = 0， E门的输出e = 1。在CP由0变为1后,D门的输入中因有 f = 0,使其输出d保持为1,C门的输入全为1,故c输出由1 变0。c的0输出,一方面驱使由A、B门组成的基本触发 器置1,于是Q = 1 , Q =0;另一方面反馈到E门和D门， 封锁了E门和D门，使e = 1、d = 1，这样c = 0的反馈 信号既维持了置1信号（c=0）,又阻塞了置0信号,(d=0) 的产生。因此在CP高电平期间,D端的变化只能引起f 的变化,不会进一步引起触发器输出状态的变化。当 CP再由1变为0时,C、D门被封锁，触发器的状态当然 不会改变。
方程
Q S RQ S R 0
n 1
n
（11-1）
式中
S R 0 是约束条件，意味着S和R不能同时为1。
但应特别指出，只有在CP = 1期间，特性方程才有效， n n 1 Q Q 并由S、R和 的状态共同决定触发器的次态 ;而 在CP = 0期间触发器被封锁，其输出状态不变。在 以后的时序逻辑电路的讨论中，一般不把CP脉冲 作为输入信号，而仅仅把它看作一个控制信号。
图11-6 同步RS触发器接成计数型触发器
2016/5/19
同步RS触发器能在计数状态下正 常工作对CP的宽度有严格的限制 , CP的宽度又必须大于2tpd，宽度 必须在2~3tpd之间
此这种类型的计数 器没有实用价值
2016/5/19
11.1.3 主从型JK触发器 1．电路的组成和符号 主从型JK触发器由两级同步RS触发器串接而成， 如图11-7所示。 从触发器的Q、Q 端交叉反馈到主触发器的输入 控制端，便构成主从型JK触发器。 2. 主从型JK触发器的工作原理与逻辑功能
SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q 0 &
1 SD
1
1
0
1
0
保持原状
不确定
指R、S从01或10变成11时,输出端状态不变
2016/5/19
R-S触发器真值表
Q 1 &
RD 0
SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q 1 &
1 0
1
0 1 RD
1
0
1
0
保持原状
不确定
3. 边沿触发方式 触发器只在时钟脉冲跳变时发生翻转，而在维 特点: 持为0或维持为1期间，输入信号的任何变化都 不会影响触发器的输出状态。
2016/5/19
其逻辑符号图与主从触发方式的触发器相同
11.2 时序逻辑电路分析
时序逻辑电路由组合逻辑电路和存储电路两部分组成 存储电路的输出状态必须反馈到组合电路的输入端,与 输入信号一起，共同决定组合逻辑电路的输出。
2016/5/19
J 0 0 1 1
K 0 1 0 1
Qn+1 Qn 0 1 Qn
同步输入端
Q
n 1
JQ KQ
n
n
表11-3 JK触发器功能表
逻辑功能wenku.baidu.com分析，是在假设CP = 1期间J、K输入信 号状态保持不变的条件下进行的
2016/5/19
例11-1 主从型JK触发器的J、K输入信号如图11-8所 示，试画出输出端Q的波形。 解: 根据表11-3可画出相应的Q端的波形。
Q
&
Q & SD
Q, Q 输出端
RD-RESET
RD
S D-SET直接 置位端
直接复位端
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2. 逻辑功能
R-S触发器真值表 RD Q 1 & 0 RD 0 Q 0 & 1 1 SD 0 1 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
1
0
1
0
保持原状
不确定
RD=0同时SD=1时, Q=0。故RD称为复位端,或称为 清 0端
负边沿触发器在下降沿触发后的状态取决于 下降沿之前J、K的情况。负边沿型JK触发 器的逻辑功能同主从型JK触发器
2016/5/19
图11-9 T109双JK触 发器外引线排列图
图11-10 74LS76双JK
触发器外引线排列图
2016/5/19
11.1.5.维持阻塞型D触发器 Q Q & Q 符号 Q
图11-8
2016/5/19
3. 异步输入端RD和SD的作用 SD和RD端的作用不受CP同步控制 11.1.4 边沿触发型JK触发器 为解决主从型JK触发器CP = 1期间，J、K端的 正向干扰可能使触发器产生误动作问题，产生 了边沿型JK触发器。 特点：它的抗干扰性能要比主从型触发器好, 边沿型触发器有正边沿和负边沿两种触发方式
2016/5/19
2.触发器的“空翻”现象 要保证每来一个时钟脉冲，同步RS触发器至多翻 转一次，就必须要求在时钟脉冲高电平持续时间 （即CP = 1），输入信号S和R保持不变。 触发器发生两次、甚至多次翻转，这种现象称为触 发器的“空翻”现象。 同步RS触发器在计数状态下的工作: 把同步RS触发器的Q、Q 分别与输入端R、S相连， 就构成计数式RS触发器。
根据时钟脉冲加入方式的不同分为同步时序逻辑电路 和异步时序逻辑电路 根据输出信号的特点将时序电路分为米利（Mealy）型 和摩尔（Moore）型 11.2.1 时序逻辑电路的基本分析方法
2016/5/19
时序逻辑电路分析就是分析给定逻辑电路的逻辑功能 其一般步骤 : (1)分析电路的组成。 (2)根据给定的电路，写出写出每个触发器的时钟 方 程、驱动方程和输出方程 (3) 把各个触发器的驱动方程代入触发器的特性方 程，得出各触发器的状态方程。 (4) 根据状态方程和输出方程，求出次态和输出， 列出完整的逻辑状态转换表或者状态转换图，画出 时序图（波形图）。 (5) 根据得到的状态转换表或者状态转换图等,分析 该时序电路的状态变化规律，确定其逻辑功能.对 于有些时序电路，还需要检查电路能否自启动。
第11章 时序逻辑电路
成都理工大学工程技术学院 自动化工程系 雷永锋
2013
2016/5/19
第11章 时序逻辑电路
11.1 触发器
11.2 时序逻辑电路的分析 11.3 常用时序逻辑电路组件 11.4 时序逻辑电路的设计
2016/5/19
11.1 触发器
11.1.1 基本R-S触发器 1. 电路的特点（SD和RD低电平有效） 组成：用2个与非门(或或非门)构成
SD
指RD、SD同时从00变成11时, 输出端状态不定
2016/5/19
R-S触发器真值表
Q
1 & 0 1 RD Q 1 0 & 1 0
Q
RD
SD
1 0 1 0
Q 0 1
Q
1(复位) 0(置位)
1 0
& 1 Q 1 & 1 1 0 0 1
0 1 1 0
1 0
SD
保持原状 不确定
指RD、SD同时从00变 成11时, 输出端状态不定
2016/5/19
11.2.2 时序逻辑电路分析举例 例11-2 分析如图11-13所示时序逻辑电路的功能， 假设初始状态为Q2Q1Q0＝011。
图11-13 例题11-2的逻辑图
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解:
①
首先 分析 电路 组成 写出每个触 发器的时钟 方程、驱动 方程和输出 方程。
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Q
Q CP R S Q n+1 说明
1 0 0 Qn
1
S 1S C1 1R R
保持
置1 清0
0 1 1 0 1 1
1 0
1 1
不定 避免 Qn 保持
SD S CP R RD
图11-5 同步RS触发器图形符号
0
触发器功能表
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n Q 根据真值表，以S、R和 得到同步RS触发器的特性
Q
正脉冲
Q &
SD
Q
Q
& RD
+5V
4.7k
t +5V
K
4.7k
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11.1.2 同步RS触发器
1．电路的组成和逻辑功能
Q Q & SD & &
触发器只有在同步信 号（时钟脉冲信号 Clock Pulse）到达时 才根据输入信号改变 状态
图11-4 同步RS触发器
&
RD
R
CP
S
当CP=0时，触发器 的状态不改变；CP 为高电位时，状态 发生相应的翻转。
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R-S触发器真值表
RD Q 0 & 1 RD 1 0 SD 1 0
Q
0 1
Q 1(复位) 0(置位)
Q
1 &
0 1
1 0
0
1
0
保持原状
不确定
SD
SD=0同时RD=1时, Q=1。故SD称为置位端,或称为置1端
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R-S触发器真值表
1 Q & 1 RD 0 1
RD 0