2022年四川文理学院计算机科学与技术专业《计算机组成原理》科目期末试卷B(有答案)

2022年四川文理学院计算机科学与技术专业《计算机组成原理》科目
期末试卷B（有答案）
一、选择题
1、在一个容量为l28KB的SRAM存储器芯片上，按字长32位编址，其地址范围可从0000H到（）。

A.3H
B.7H
C.7H
D.3fH
2、下列关于Cache和虚拟存储器的说法中，错误的有（）。

I.当Cache失效（即不命中）时，处理器将会切换进程，以更新Cache中的内容
II.当虚拟存储器失效（如缺页）时，处理器将会切换进程，以更新主存中的内容III.Cache 和虚拟存储器由硬件和OS共同实现，对应用程序员均是透明的
IV.虚拟存储器的容量等于主存和辅存的容量之和
A.I、IⅣ
B.Ⅲ、V
C. I、Ⅱ、Ⅲ
D. I、Ⅲ、Ⅳ
3、下列说法正确的是（）。

A.当机器采用补码表示时，0有两种编码方式
B.当机器采用原码表示时，0有两种编码方式
C.当机器采用反码表示时，0有一种编码方式
D.无论机器数采用何种码表示，0都有两种编码方式
4、假设在网络中传送采用偶校验码，当收到的数据位为10101010时，则可以得出结论（）
A.传送过程中未出错
B.出现偶数位错
C.出现奇数位错
D.未出错或出现偶数位错
5、在补码一位乘中，若判断位Y n Y n+1=01，则应执行的操作为（）。

A.原部分积加[-x]补，然后右移一位
B.原部分积加[x]补，然后右移一位
C.原部分积加[-x] 补，然后左移一位
D.原部分积加[x]补，然后左移一位
6、总线的数据传输速率可按公式Q=Wf/N计算，其中Q为总线数据传输速率，W为总线数据宽度（总线位宽/8），f为总线时钟频率，N为完成一次数据传送所需的总线时钟周期个数。

若总线位宽为16位，总线时钟频率为8MHz，完成一次数据传送需2个总线时钟周期，则总线数据传输速率Q为（）。

A.16Mbit/s
B.8Mbit/s
C.16MB/s
D.8MB/s
7、为了对n个设备使用总线的请求进行仲裁，如果使用独立请求方式，则需要（）根控制线。

A.n
B.log2n+2
C.2n
D.3
8、下列描述中，正确的是（）。

A.控制器能理解、解释并执行所有指令以及存储结果
B.所有数据运算都在CPU的控制器中完成
C.ALU可存放运算结果
D.输入、输出装置以及外界的辅助存储器称为外部设备
9、计算机（）负责指令译码。

A.算术逻辑单元
B.控制单元（或者操作码译码器）
C.存储器电路
D.输入/输出译码电路
10、依赖硬件的数据传送方式是（）。

A.程序控制
B.程序中断
C.DMA
D.无
11、在DMA传送方式中，发出DMA请求的是（）。

A.外部设备
B.DMA控制器
C.CPU
D.主存
12、关于微指令操作控制字段的编码方法，下面叙述正确的是（）。

A.直接编码、字段间接编码法和字段直接编码法都不影响微指令的长度
B.一般情况下，直接编码的微指令位数最多
C.一般情况下，字段间接编码法的微指令位数最多
D.一般情况下，字段直接编码法的微指令位数最多
13、微指令操作控制字段的每一位代表一个控制信号，这种微程序的控制方式叫作（）
A.字段直接编码
B.字段间接编码
C.混合编码
D.直接编码
14、寄存器间接寻址方式中，操作数在（）中。

A.通用寄存器
B.堆栈
C.主存单元
D.指令本身
15、下列寻址方式中，最适合按下标顺序访问一维数组的是（）。

A.相对寻址
B.寄存器寻址
C.直接寻址
D.变址寻址
二、填空题
16、主存储器容量通常以KB表示，其中K=______；硬盘容量通常以GB表示，其中
G=______
17、寻址方式按操作数的物理位置不同，多使用________型和________型，前者比后者执行速度快。

18、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。

19、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。

20、计算机软件一般分为两大类：一类叫______，另一类叫______操作系统属于______类
21、闪速存储器特别适合于_______微型计算机系统，被誉为_______而成为代替磁盘的一种理想工具。

22、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。

23、一个定点数由_______和_______两部分组成。

24、寻址方式按操作数的物理位置不同，多使用_______型和_______型，前者比后者执行速度快。

25、外围设备大体分为输入设备，输出设备，_________设备，_________设备，_________设备五大类。

三、名词解释题
26、纠错码：
27、指令周期：
28、触摸屏：
29、访问周期时间：
四、简答题
30、将指令按功能分类，一般可分为哪几类？按操作数个数分类，又可将指令分为哪几
31、在CPU中，哪些寄存器属于控制用的指令部件？它们各起什么作用？
32、指令和数据均存放在内存中，CPU如何从时间和空间上区分它们是指令还是数据？
33、叙述带有Cache存储器的计算机，其CPU读内存一次的工作过程。

五、计算题
34、已知计算机的字长为32位，存储器的容量为1MR.如果按字节、半字、字、双字寻址，寻址范围各是多少？
35、假设机器字长为16位，其中阶码6位（包含两位阶符），尾数10位（包含
两位数符）。

已知十进制数x=125，y=-18.125，试计算[x-y]。

（其结果用二进
补
制真值表示，舍入时采用0舍l入法）。

36、一个Cache-主存系统，采用50MHz的时钟，存储器以每一个时钟周期传输一个字的速率连续传输8个字，以支持块长为8个字的Cache，且每个字长为32位。

假设读操作所花费的时间：1个周期接收地址，3个周期延迟，8个周期传输8个字；写操作所花费的时间：1个周期接收地址，2个周期延迟，8个周期传输8个字，3个周期恢复和写入纠错码。

求下述几种情况下的存储器的带宽。

1）全部访问为读操作。

2）全部访问为写操作。

3）65%的访问为读操作，35%的访问为写操作。

六、综合题
37、在一个8级中断系统中，硬件中断响应从高到低的优先顺序是：
1→2→3→4→5→6-7-8，设置中断屏蔽寄存器后，中断处理的优先顺序变为
1→5→8→3→2→4→6→7。

1）应如何设置屏蔽码？
2）如果CPU在执行一个应用程序时有5、6、7级3个中断请求同时到达，中断请求8在6没有处理完以前到达，在处理8时中断请求2又到达CPU，试画出CPU响应这些中断的顺序示意图。

38、某计算机的主存地址空间大小为256MB，按字节编址。

指令Cache和数据Cache分离，均有8个Cache行，每个Cache行大小为64B，数据Cache采用直接映
射
方
式。

现
有
两
个
功
能相同的程序A和B，其伪代码如下所示：
假定int类型数据用32位补码表示，程序编译时，i、j、sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320（+进制）。

请回答下列问题，要求说明理由或给出计算过程。

1）若不考虑用于Cache一致性维护和替换算法的控制位，则数据Cache的总容量为多少？
2）数组元素a[0][31]和a[1][1]各自所在的主存块对应的Cache行号分别是多少（Cache行号从0开始）？
3）程序A和B的数据访问命中率各是多少？哪个程序的执行时间更短？
39、一条双字长的取数指令（LDA）存于存储器的200和201单元，其中第一个字为操作码OP和寻址特征M，第二个字为形式地址A。

假设PC当前值为200（还没有取该条双字长指令），变址寄存器IX的内容为100，基址寄存器的内容为200，存储器相关单元的内容见表。

存储器相关单元的内容
器ACC的内容（ACC中存放的其实就是有效地址对应的操作数），试补全表。

参考答案
一、选择题
1、B
2、D
3、B
4、D
5、B
6、D、
7、C
8、D
9、B
10、C
11、A
12、B
13、D、
14、C
15、D
二、填空题
16、210 230
17、RR RS
18、集中式分布式
19、1万亿神威美国、日本
20、系统程序应用程序系统程序
21、便携式固态盘
22、总线时钟固定
23、符号位数值域
24、RR RS
25、外存数据通信过程控制
三、名词解释题
26、纠错码：
能够发现某些错误并且具有自动纠错能力的数据编码。

27、指令周期：
从一条指令的启动到下一条指令的启动的间隔时间。

28、触摸屏：
一种具有触摸式输入功能的显示屏或者附加显示屏上的输入设备，用于输入屏幕位置信息，通常与屏幕菜单配合使用。

29、访问周期时间：
从一次访问存储的操作到操作完成后可启动下一次操作的时间。

四、简答题
30、解析：条件相对转移指令，指令中给出操作码和相对转移偏移值，条件转移
要依据转移判断条件。

指令的执行步骤如下：
1）程序计数器（PC）的内容送地址寄存器。

2）读内存，读出内容送指令寄存器（IR），PC内容自增1。

3）执行条件转移指令时要判别指定的条件，若为真，则执行：尚未修改的PC（自增1之前的值）内容送ALU，相对转移偏移值送ALU，ALU执行加操作，结果送入PC.否则顺序地进入下一条指令的执行过程。

31、答：（1）程序计数器PC，提供取指地址，从而控制程序执行顺序。

（2）指令寄存
器IR，存放现行指令，作为产生各种微操作命令的基本逻辑依据。

（3）程序状态寄存器PS，记录程序运行结果的某些特征标志，或用来设置程序运行方式与优先级。

参与形成某些微操作命令。

32、答：从时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。

从空间上讲，从内存读出指令流流向控制器（指令寄存器）。

从内存读出数据流流向运算
器（通用寄存器）
33、解析：
1）CPU将内存地址加载到地址总线，并发出读信号。

2）Cache从地址总线截取内存地址，解析出该地址所在的内存块号。

3）查阅主存Cache地址映射变换机构，若该主存块已调入Cache，则为命中，进入4），否则，转入6）。

4）将对应的Cache块号与主存地址中的块内地址拼接，形成Cache地址，访问Cache存储体，同时阻断主存的读。

5）由Cache 读出的数据经数据总线送往CPU。

6）在不命中的情况下，维持主存的读，由主存读出的数据经数据总线送往CPU。

7）同时查阅Cache是否有剩余的空间允许新的块调入，如有，则转入9）。

8）启动Cache替换机构，留出一个Cache块位置。

9）“打通”直接调度通路，将该主存块调入Cache，并修改标记。

五、计算题
34、解：首先1MB=8Mhit（为了在后面的计算中单位统一）按字节寻址时，寻址范围为：
8Mbit/8bit=lMB。

按半字寻址时，寻址范围为：8Mbit/16bit=512KB。

按字寻址时，寻址范围为：
8Mbit/32bit=256KB。

按双字寻址时，寻址范围为：8Mbit/64bit=128KB。

35、64.解析：首先将x和y转换成浮点数
x=125=0.11111010×2011
y=-18.125=-0.10010001×20101
由于j x=00，0111，因此[j x]补=00，0111，同理[-j y]补=11，1011故
[j x]补=00，0111；00.11111010
[-j y]补=00，0101；11.01101111
下面可以按照5个步骤来做：
1)对阶。

求阶差：
[∆j]补=[j x]补-[j x]补=[j x]补+[-j y]补。

=000111+111011=000010
所以y的阶码要低2，故应该y向x对齐，y尾数需要右移两位，阶码加2，如下：[y]补=000111，11.110110112）
2)尾数求差。

00.11111010
+00.00100101（这里加的是y尾数的负数补码）
01.00011111
即[x-y]补=00，0111；01.00011111。

3）规格化。

尾数出现01.×××…x，说明需要右规一次即可，阶码加1，最后
可得
[x-y]补=00，1000；00.100011111（加了下画线的1为右规丢弃的1）
4）舍入处理。

山于右规低位丢1，因此尾数末位加1，即尾数变为
00.10010000。

5）溢出判断。

最后阶符为00，没有溢出，最后应将[x-y]补=001000，
00.10010000转换为二进制真值，即500
x-y=0.10010000×2001000=0.10010000×28=10010000
36、解析：由于存储系统采用50MHz的时钟，因此每·个时钟周期为1/（50MHz）=20ns。

1）当全部访问为读操作时，一次读操作所花费的时间为
T r=（1+3+8）×20ns=240ns
故存储器的带宽为
B r=8/T r=8/（240×10-9）=33.3×106字/s=133.2MB/s
2）当全部访问为写操作时，一次写操作所花费的时间为
T r =（1+2+8+3）×20ns=280ns
故存储器的带宽为
B w=8/T w=8/（280×10-9）=28.6×106字/s=114.4MB/s
3）读/写操作合在一起的加权时间为
T=240ns×0.65+280ns×0.35=254ns
故存储器的带宽为
B=8/T=8/（254×10-9）=31.5×106字/s=126MB/S
六、综合题
37、解析：
1）中断屏蔽码见表
2）中断处理示意图如图所示。

5、6、7级中断请求同时到达，CPU按响应优先顺序首先执行中断服务程序
⑤，在中断⑤执行完后回到现行程序，再按响应优先顺序先进入中断服务程序④。

由于中断请求的处理优先级，高于中断④，因此中断⑤被打断，进入中断服务程序③。

当处理中断③的过程中又有一个中断请求②到达，由于②的优先级低于中断8，因此中断服务程序③可继续执行。

中断8执行完后问到被打断的中断⑤，但中断③
又被中断请求②打断，而进入中断服务程序②。

中断②执行完后才回到中断⑤，中断⑤执行完后回到现行程序，再按响应优先顺序进入中断服务程序⑦。

中断⑦执行完后回到现行程序，整个中断处理完毕。

38、解析：1）Cache结构如下。

此处的行即为块（Block）。

直接映射下，每块的Cache结构一般分为4个部分，其中，V：1位，表示所在的块是否有效。

…：表示用于Cache一致性维护和替换算法的控制位。

TAG：地址转换标记。

如果不计算“…”部分，则Cache的大小由V、Tag和Data（数据）3部分组成。

在直接映射中，可以将地址分为如下3个部分：
本题中，总的寻址位数为28位（228=256M）：块内位为6位（25-64），
5~0位；块索引为3位（23=8），8~6位。

因此，Tag=28-6-3=19位，即27~9位。

每行（块）的大小=V+Tag+数据=1+19+64×8位。

数据Cache有8行，总容量为（1+19+64×8）×8/8=532B。

2）由于数组在存储器中按行优先方式存放，因此每个数组元素占4B。

数组
首地址为320，因此可知：
a[0][31]在存储器中的地址为320+31×4=444=0001 10111100B
a[l][1]在存储器中的地址为320+（256+1）×4=1348=010*********B按
直接映射方式，地址分为3部分，块索引在地址的8~6位，因此两地址所对应的块
索引分别为6（110B）、5（101B）。

3）数组a中每个数据只用了一次，如果程序没有命中，则从主存中读入一块，大小64B，相当于16个整数。

对于程序A，如果是按行连续存放的，那么从主存读
入一块到Cache（一次失配）后，随后的15次便都Cache命中，读一次管16次，
因此命中率为
[（216-212）/216]×100%=93.75%
程序B随列访问数组a，由于Cache的容量太小，读入的数据块留不到下次用
便又被替换，因此每次都失败，命中率为0%。

另一种算法是，由于数组a一行的数据量为1KB>64B，因此访问第0行时，
每个元素都不命中，由于数组有256列，数据Cache仅有8行，故访问数组后续列
元素仍然不命中，于是程序B的数据访问命中率为0%。

由于从Cache 读数据比从内存读数据快很多，因此程序A的执行时间更短。

分析：
1）V、Tag、Data是每个Cache块（行）的必要组成。

为了提高效率或者实行替换算法，每个块还需要一些控制位，这些位根据不同的设计要求而定。

2）本题中计算两个数组元素的地址是关键。

3）命中率的计算是本问题的关键。

注意数组访问与数组在内存中的存储方式，以及命中率的定义。

39、解析：
直接寻址：由于直接寻址的有效地址EA为形式地址本身，因此直接寻址的有效地
址为300，根据题目给出的表格可知，地址为300对应的内容为400。

间接寻址：间接寻址中根据形式地址寻找到的内容才是真正的有效地址，即根据存储器的内容300找到的400才是间接寻址的有效地址，故有效地址为400，地址为400对应的内容为700。

相对寻址：相对寻址中形式地址加上PC的内容为有效地址，PC当前值为200，当
取出一条指令后，变为202，故有效地址为202+300-502，地址为502对应的内容为900。

变址寻址：变址寻址的有效地址为形式地址加上变址寄存器的内容，因此有效地址为100+300-400，地址为400对应的内容为700。

基址寻址：基址寻址的有效地址为形式地址加上基址寄存器的内容，因此有效地址为200+300=500，地址为500对应的内容为600。

先变址后间址：先变址，即先是形式地址加上变址寄存器的内容，即400；再间址，意思就是根据地址400找到内容才是有效地址。

因此，先变址后间址的有效地址为700。

地址为700对应的内容为401。

先间址后变址：先间址，即先根据形式地址300找到间址的有效地址400：再变址，即400再加上变址寄存器的内容，也就是400+100=500，地址为500对应的内容
为600。

综上所述，补全后的表如下所示：。