数字式秒表实验报告
数字钟实训报告心得体会(模板20篇)
数字钟实训报告心得体会（模板20篇）心得体会是我们在实践中领悟到的感悟和体验，能够帮助我们更好地理解和应用所学知识。
接下来，小编为大家分享一些优秀的心得体会范文，供大家参考和借鉴。
数字秒表实训报告心得体会第一段：引言（150字）。
数字秒表实训是我在大学期间参与的一次实践课程。
通过这次实训，我学到了很多有关数字秒表的知识和技巧，并且深刻体会到了数字秒表在实际生活中的重要性和应用价值。
在这篇报告中，我将分享我的实训经历，以及对数字秒表实训的心得体会。
第二段：实训内容与过程（250字）。
在实训开始之前，我们首先了解了数字秒表的基本原理和功能。
我们学习了数字秒表的设计和制造过程，以及如何使用它来测量时间。
然后，我们分为小组，每个小组负责设计一个数字秒表的实训项目。
在设计过程中，我们要考虑到秒表的准确性、易操作性和实用性。
我们通过分析市场需求和用户群体的需求，进行了多次修改和改进。
最后，我们使用传感器、电池和显示屏等部件，将设计好的秒表制成实物，并进行了功能测试。
第三段：实训收获（300字）。
通过这次实训，我深刻认识到了数字秒表在生活中的重要性。
它不仅可以为人们提供准确的时间测量，还可以用于运动训练、科学实验、竞技比赛等领域。
在实训过程中，我学习到了团队合作的重要性。
每个小组成员都有不同的专业背景和技能，我们通过充分的讨论和合作，最终实现了一个功能完善的数字秒表。
这次实训也锻炼了我的动手能力和解决问题的能力，提高了我的实践技能和创新意识。
第四段：实训反思（250字）。
在实训过程中，我也遇到了一些挑战。
首先是时间管理方面的问题，由于实训的时间紧张，我们需要合理安排时间，确保每个阶段都能够顺利进行。
其次是技术问题，数字秒表的设计和制造需要一定的专业知识和技能，我们需要不断学习和改进，以提高实训成果的质量和实用性。
最后是团队协作方面的问题，每个小组成员都有自己的观点和想法，我们需要协商一致，充分发挥每个人的优势，才能最终成功完成实训项目。
数字秒表设计报告
摘要要求设计一个计数围在0.0-9.9秒的数字秒表，精确度为0.1秒。
电路设计基本包括0.1秒脉冲发生器、信号控制端、整形电路、计数电路、译码电路和显示器这几部分构成。
0.1秒脉冲发生器由555定时器构成的多谐振荡电路实现，信号控制端由D触发器实现，即74LS74N，能够对整个电路进行清零、计数、停止和复位的作用。
计数器由两个十进制BCD 码74LS160级联而成。
在计数器的四个输出端分别接译码器的四个置数端，译码器由74LS48实现。
这个电路设有两个开关s1，s2，来实现对电路的清零、计数、暂停、复位的控制。
这样，一个简易的数字秒表便设计完成了。
关键字：555定时器、D触发器、编码、译码ABSTRACTDesign a digital stopwatch counting range in 0.0-9.9 seconds, accuracy of 0.1 seconds. Basic including 0.1 second pulse generator circuit design, signal control terminal, shaping circuit, counting circuit, decoding circuit and a display of this a few parts. More than 0.1 second pulse generator composed of 555 timer harmonic oscillation circuit implementation, signal control comprised D flip-flop, namely 74LS74N, can be reset to the whole circuit, counting, stop and reset. Two decimal counter by BCD 74LS160 cascade. In the four output end of the counter four load respectively at the decoder side, decoder by 74LS48 implementation. This circuit is equipped with two switch S1, S2, to implement to reset circuit, counting, suspend, and reset the control. So will design a simple digital stopwatch is complete.Key Word: 555 timer, D flip-flop, encoding and decoding目录摘要------------------------------------------------------------------------1 1.设计目的及要求------------------------------------------------------31.1设计目的-----------------------------------------------------------31.2设计要求-----------------------------------------------------------32.设计原理及分析------------------------------------------------------42.1设计构想框图-------------------------------------------------------42.2设计原理分析-------------------------------------------------------42.2.1多谐振荡电路------------------------------------------------42.2.2开关控制端与D触发器----------------------------------------52.2.3与非门电路--------------------------------------------------52.2.4显示译码电路------------------------------------------------53.制作过程--------------------------------------------------------------73.1布局连线-----------------------------------------------------------73.2调试---------------------------------------------------------------73.3遇到问题及解决方法-------------------------------------------------84.心得感悟--------------------------------------------------------------8参考文献------------------------------------------------------------------9附录附录一元器件清单------------------------------------------------------10 附录二电路图----------------------------------------------------------101.设计目的及要求1.1设计目的通过对数字秒表的设计，熟练掌握555定时器脉冲信号产生的原理和D触发器的功能及原理，利用所学的电子技术基础（模拟部分）知识，回顾脉冲信号产生、计数、编码、译码的原理机制，进行对生活中不可或缺的秒表的设计。
秒表实验报告_2
实验八秒表一、实验目的：1、了解数字秒表的工作原理。
2、进一步熟悉用VHDL语言编写驱动七段数码管的代码。
3、掌握VHDL编写中的一些小技巧。
二、实验要求：实现数字秒表功能，要求有分，秒，1%秒显示，该秒表能够随时控制启/停，清零重新计时功能。
三、实验原理秒表的工作原理与多功能数字电子钟大致相同，唯一不同的是，由于秒表的分辨率为0.01秒。
所以整个秒表的工作时钟是在100HZ的时钟信号下完成的。
假设该秒表的应用场合小于1小时，秒表的显示格式为mm~~ss~~xx(mm表示分钟：0~59；ss表示秒：0~~59；xx表示百分之一秒：0~~99)。
四、实验步骤1、用VHDL语言编写出秒表电路程序，通过QuartusII 进行编辑、编译、综合、适配、仿真测试。
给出其所有信号的时序仿真波形。
2、按实验要求锁定管脚，重新综合。
3、在EDA6000软件中建立实验模式。
4、下载设计文件，硬件验证秒表工作性能。
五、实验结果1、调试的过程记录在仿真图正确后开始用EDA6000进行检验，所有的管脚都连接好后，通入100Hz的脉冲，秒表开始工作2、实验结果经过调试得到了正常工作的秒表，每一个环节的跳转过程都是正常的最终的波形图：3、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity stopwatch isport(clk,rst,en:in std_logic;minh,minl,sech,secl,msh,msl:out std_logic_vector(3 downto 0)); end entity;architecture behav of stopwatch issignal minhi,minli,sechi,secli,mshi,msli:std_logic_vector(3 downto 0); signal clk1,clk2:std_logic;beginprocess(clk,en,rst)beginif rst='1' then mshi<="0000";msli<="0000";elsif clk'event and clk='1' thenif en='1' thenif (mshi="1001" and msli="1001") thenmshi<="0000";msli<="0000";clk1<='1';elsif msli="1001" thenmsli<="0000"; mshi<=mshi+1;else msli<=msli+1;clk1<='0';end if;end if;end if;end process;process(clk1,en,rst)beginif rst='1' then sechi<="0000";secli<="0000";elsif clk1'event and clk1='1' thenif en='1' thenif (sechi="0101" and secli="1001") thensechi<="0000";secli<="0000";clk2<='1';elsif secli="1001" thensecli<="0000"; sechi<=sechi+1;else secli<=secli+1;clk2<='0';end if;end if;end if;end process;process(clk2,en,rst)beginif rst='1' then minhi<="0000";minli<="0000";elsif clk2'event and clk2='1' thenif en='1' thenif (minhi="0101" and minli="1001") thenminhi<="0000";minli<="0000";elsif minli="1001" thenminli<="0000"; minhi<=minhi+1;else minli<=minli+1;end if;end if;end if;end process;msh<=mshi;msl<=msli;sech<=sechi;secl<=secli;minh<=minhi;minl<=minli; end behav;。
数字电子秒表设计总结报告1
数字电子秒表设计总结报告一．工作原理本数字电子秒表设计由启动、清零复位电路、多谐振荡电路、分频计数电路、译码显示电路等组成。
如下图所示：启动清零复位电路主要由U6A 、U6B 、U7B 、U7D 组成，其本质是一个RS 触发器和单稳态触发器。
J1控制数字秒表的启动和停止，J2控制数字秒表的清零复位。
开始时把J1合上，J2打开，运行本电路，数字秒表正在计数。
当打开J1，合上J2键，J2与地相接得到低电平加到U6B 的输入端，U6B 输出高电平又加到U6A 的输入端，而U6A 的另一端通过电阻R15与电源相接得到高电平，（此时U6B 与U6A 组成RS 触发器），U6A 输出低电加到U7A 的输入端，U7A 被封锁输出高电平加到U5的时钟端，因U5不具备时钟脉冲条件，U5不能输出脉冲信号，因此U3、U4时钟端无脉冲而停止计数。
当J1合上时，打开J2键，J1与地相接得到低电平加到U6A 的输入端，U6A 输出高电平加到U6B 的输入端，U6B输出低电平加至U7B，使U7B输出高电平，因电容两端电压不能跃变，因此在R7上得到高电平加到U7D输入端，U7D输出低电平（进入暂态）同时加到U3、U4、U5的清零端，使得U3、U4的QD ---QA输出0000，经U1、U2译码输出驱动U9、U10显示“00”。
因为U7B与U7D组成一个单稳态电路，经过较短的时间，U7D的输出由低电平变为高电平，允许U3、U4、U5计数。
同时U6A输出高电平加到U7A的输入端，将U7A打开，让555的3脚输出100KHZ的振荡信号经U7A加到U5的时钟脉冲端，使得U5具备时钟脉冲条件，U5的9、10、7脚接高电平，U5构成十分频器，对时钟脉冲计数。
当U5接收一个脉冲时，U5内部计数加1，如果U5接收到第十个脉冲时，U5的15脚（RCO端）输出由低电平跳变为高电平作为U4的时钟脉冲，从而实现了对振荡信号的十分频，产生周期为0.1S的脉冲加至U4的时钟端。
数字秒表实验报告
EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业 10通信工程指导教师二零一二年十二月基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。
推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。
此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。
关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1KAbstractThe electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.Key Words：EDA、Quartus II、VHDL、Module、Simulation、ACEX1K目录摘要----------------------------------------------------------------2 Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1 设计思想----------------------------------------------------42.2 方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1 顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1 模块仿真----------------------------------------------------84.1.1 时钟分频电路模块仿真 ----------------------------------84.1.2 十进制计数控制模块仿真---------------------------------94.1.3 六进制计数控制模块仿真---------------------------------94.2 总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1 引脚分配---------------------------------------------------115.2 下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1 ：本设计各模块代码-------------------------------------------14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1) 复位开关用来使计时器清零，并做好计时准备。
电子秒表实验报告
.目录1绪论 (2)1.1课题背景 (2)1.2秒表的发展趋势 (2)1.3本课题研究容 (3)2研究方案与预期成果 (3)2.1研究方案 (3)2.2预期成果 (3)3设计任务与思想..................................... 错误!未定义书签。
3.1设计任务 ..................................... 错误!未定义书签。
3.2设计目的 ..................................... 错误!未定义书签。
3.3设计总体思想..................................... 错误!未定义书签。
4系统硬件设计 (6)4.1系统硬件设计框图 (6)4.2 LED显示电路..................................... 错误!未定义书签。
4.3时钟分频计数电路 .............................. 错误!未定义书签。
4.4秒脉冲电路.................................... 错误!未定义书签。
4.5 控制开关电路 ................................. 错误!未定义书签。
4.6系统电路图.................................... 错误!未定义书签。
5系统仿真与调试..................................... 错误!未定义书签。
5.1软件平台 ..................................... 错误!未定义书签。
5.2系统仿真 ..................................... 错误!未定义书签。
5.3系统软件调试.................................. 错误!未定义书签。
数字秒表设计实验报告(一)
数字秒表设计实验报告(一)数字秒表设计实验报告Introduction•实验目的：设计并实现一个数字秒表•实验时间：2021年10月10日至2021年10月15日•实验对象：本科计算机专业学生•实验设备：计算机、编程软件Experiment Procedure1.寻找合适的编程语言和开发工具2.设计秒表的用户界面3.编写代码实现秒表的计时功能4.测试并调试代码5.完善用户界面，添加重置和暂停功能6.进行性能测试，并分析结果Experimental Findings•选用Python编程语言和PyQt图形库进行开发•按照用户界面设计，实现了秒表的计时功能•通过测试，发现秒表计时准确性较高，误差范围小于0.1秒•添加了重置和暂停功能，提高了秒表的实用性•性能测试表明，在处理大数据量时，秒表的响应速度仍然较快Conclusion通过本次实验，我们成功设计并实现了一个功能完善的数字秒表。
通过合理的编程语言选择和用户界面设计，实验结果表明，我们的秒表具有准确的计时功能、良好的用户体验和较高的性能。
这对于计算机专业学生来说，具有较高的实用价值。
Future Work尽管我们已经取得了较好的实验结果，但仍有一些改进的空间。
在未来的工作中，我们计划：•进一步提高秒表的计时准确性，减小误差范围•探索更多的用户界面设计方案，增加更多便利的功能•优化性能，提高秒表在处理大数据量时的响应速度•结合云服务，实现秒表数据的备份和同步功能Acknowledgements感谢实验组的所有成员共同努力，以及指导老师的支持和指导，使得本次实验取得了圆满成功。
Reference无抱歉，关于数字秒表设计实验报告的文章已经终止。
数字秒表实验报告---EDA
数字秒表实验报告—EDA项目背景本次实验旨在使用EDA工具设计一个数字秒表电路，通过FPGA开发板进行验证，具体要求如下：1.实现毫秒计时，并可以在数码管上显示当前计时数值。
2.支持开始/暂停、清零等操作。
设计思路本次实验的数字秒表电路由以下模块构成：1.时钟发生器模块：用于产生时钟信号，以驱动计数器进行计数。
2.计数器模块：通过时钟信号进行计数，并将计数结果传递给显示模块。
3.显示模块：将计数结果转换为数码管显示的数码信号，并控制数码管进行显示。
其中，时钟发生器模块和计数器模块都是基础电路模块，在这里不再赘述，下面将着重介绍显示模块的设计。
显示模块设计显示模块主要由控制模块和数码管模块构成。
控制模块根据计数结果和当前时间，控制数码管模块显示相应的数码。
在这里，我们采用的是共阳极的数码管。
具体来说，我们将控制模块分为两个子模块：时分秒计数器和数码显存控制器。
时分秒计数器时分秒计数器通过接收计数器模块的计数结果，将其转换为时分秒，并存储在计数器寄存器中。
计数器寄存器是一个64位的寄存器，由三个16位的子寄存器组成，用于存储时分秒。
当计数器模块的计数结果为0时，时分秒计数器会重置计数器寄存器。
数码显存控制器数码显存控制器由一个6位的数据存储器和一个6位的显示寄存器组成。
当计数器模块进行计数时，显示寄存器中存储的数码信号会根据时分秒计数器的值进行更新。
同时，数码显存控制器也会控制共阳极数码管进行相应的显示操作。
原理图设计根据以上的设计思路，我们可以得到数字秒表电路的原理图如下：原理图原理图EDA设计流程设计环境本次实验使用的是Xilinx ISE Design Suite 14.7，这是一个使用VHDL进行设计的EDA工具。
设计流程1.新建工程并设置工程名、目录、设备等基本信息。
2.添加源文件，包括时钟发生器模块、计数器模块、显示模块，以及顶层模块。
将所有模块综合为一个顶层设计。
3.检查时序约束，以保证电路能够正确运行。
数字式秒表实验报告
数字式秒表 摘 要如今，信息正是一个高度发展的产业，而数字技术是信息的基础，数字技术是目前发展最快的技术领域之一，数字技术在数字集成电路集成度越来越高的情况下，开发数字系统的使用方法和用来实现这些方法的工具已经发生了变化，但大规模集成电路中的基本模块结构仍然需要基本单元电源电路的有关概念，因此用基本逻辑电路来组成大规模或中规模地方法仍然需要我们掌握。
二进制数及二进制代码是数字系统中信息的主要表示形式，与，或，非三种基本逻辑运算是逻辑代数的基础，相应的逻辑门成为数字电路中最基本的元件。
数字电路的输入，输出信号为离散数字信号，电路中电子元器件工作在开关状态。
除此之外，由与，或，非门构成的组合逻辑功能器件编码器，译码器，数字分配器，数字选择器，加法器，比较器以及触发器是常用的器件。
与模拟技术相比，数字技术具有很多优点，这也是数字技术取代模拟技术被广泛使用的原因。
本设计所实现的数字式秒表是电子设计技术中最基本的设计实验之一。
该数字计数系统的逻辑结构较简单，是由脉冲信号发生器，分频器，计数器，译码器，数码管组成。
本设计报告由内容摘要、设计任务要求、元件清单、电路图、设计成果的评价及课程设计心得体会组成，力求将整个系统的设计过程、原理、以及心得体会完整的呈现出来。
关键词：计数器 译码器 数码管 JK 触发器 D 触发器 谐振电路装 订 线目 录一 设计任务要求…………………………………………………… 二 元件清单……………………………………………………………×2.1 计数器74LS192……………………………………………………… 2.2 译码器74LS47……………………………………………………… 2.3 D 触发器74LS74……………………………………………………… 2.4 JK 触发器74LS112……………………………………………………2.5 与非门74LS00………………………………………………………… 2.6 电阻、电容、二极管………………………………………………… 三 电路图………………………………………………………………… 四 设计成果评价…………………………………………………………… 五 课程设计心得体会………………………………………………………附录………………………………………………………………………装 订 线一 设计任务要求1.1 设计任务用TTL 或CMOS 集成电路设计数字式秒表逻辑控制电路并实验验证。
数字秒表实验报告
数字秒表实验报告数字秒表实验报告引言数字秒表在实验中起着至关重要的作用。
它不仅可以精确地测量时间，还可以记录多个时间点，提供数据分析的依据。
本次实验旨在探究数字秒表的使用方法和准确性，并对其在实验中的应用进行评估。
实验方法本次实验采用了两种不同的数字秒表进行对比。
实验员分别使用了A型和B型数字秒表，记录了同一事件的时间。
每个事件的时间记录了十次，以消除可能的误差。
结果与讨论通过对实验结果的分析，我们发现A型数字秒表的准确性要高于B型数字秒表。
在同一事件的十次记录中，A型数字秒表的时间差异较小，而B型数字秒表的时间差异较大。
这表明A型数字秒表在时间测量方面更加可靠。
进一步分析显示，A型数字秒表的准确性可能与其采用的技术有关。
A型数字秒表采用了高精度的晶体振荡器，能够提供更准确的时间测量。
而B型数字秒表则采用了普通的振荡器，其精度较低。
此外，实验员的使用方法也可能对结果产生影响。
我们发现，实验员在使用A型数字秒表时更加熟练，操作更加稳定。
而在使用B型数字秒表时，实验员可能存在一定的误差。
因此，实验员的技术水平也是影响数字秒表准确性的重要因素。
实验的局限性尽管本次实验结果显示A型数字秒表的准确性较高，但我们也要意识到实验存在一定的局限性。
首先，我们仅使用了两种数字秒表进行对比，样本量较小，可能无法代表所有数字秒表的准确性。
其次，实验员的技术水平也可能对结果产生影响，不同实验员的使用方法和操作习惯可能不同。
实验应用数字秒表在实验中的应用非常广泛。
它可以用于测量实验的持续时间，记录不同事件的时间点，进行数据分析等。
在科学研究、医学实验、体育训练等领域，数字秒表都扮演着重要的角色。
结论通过本次实验，我们得出了一些关于数字秒表的结论。
A型数字秒表在准确性方面表现更好，可能与其采用的技术和实验员的使用方法有关。
然而，我们也要意识到实验存在一定的局限性。
在实际应用中，我们应选择适合具体实验需求的数字秒表，并注意实验员的技术水平。
数字秒表课程设计报告
目录数字秒表设计实验任务书 (1)一、设计实验目的： (1)二、设计实验说明及要求： (1)三、数字秒表组成及功能： (1)四、系统硬件要求： (1)五、设计内容及步骤： (2)六、硬件实现 (2)实验报告 (2)一、数字秒表顶层设计 (2)二、数字秒表内部设计 (3)1、分频器 (3)2、十进制计数器 (4)3、六进制计数器 (5)4、二十四进制计数器 (7)5、数据选择和数码管选择模块 (8)6、数码管驱动模块： (9)三、数字秒表仿真波形 (11)四、硬件验证 (11)五、实验总结 (11)数字秒表设计实验任务书一、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。
二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。
在整个秒表中最关键的是如何获得一个精确的100H Z 计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。
2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。
3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。
4、时、分、秒、百分之一秒显示准确。
三、数字秒表组成及功能：1、分频率器：用来产生100H Z计时脉冲；2、二十四进制计数器：对时进行计数；3、六进制计数器：分别对秒十位和分十位进行计数；4、十进制计数器：分别对秒个位和分个位进行计数；5、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；五、设计内容及步骤：1、根据电路持点，用层次设计概念。
数字秒表课程报告
目录一．引言1.设计目的 (2)2.设计要求 (3)3.设计内容 (3)二．电路分析1.电路总框图和各电路分析 (3)2.电路原理图和电路工作原理 (5)3.PCB图 (6)三．元件分析1.74HC160 (6)2.74LS48 (7)3.数码管 (10)4.555定时器 (11)5.元件清单 (12)四．数字秒表的测试1.整体测试 (12)2.准确度测试 (13)五．总结和收获 (13)数字秒表设计一．引言数字式秒表是一种常用的计时工具，以其价格低廉、走时准确、使用方便、功能多而广泛用于体育比赛中，下文介绍了如何利用中小规模集成电路和半导体器件进行数字式秒表的设计。
本设计中数字秒表的最大计时是9.9秒，也就是说分辨率是0.1秒，最后计数结果用数码管显示，需要实现清零、启动计时、暂停计时、继续计时等功能。
在本次实验中由两片74HC160构成两片74LS48实现秒表的计数功能。
由于需要比较稳定的信号，我们用555定时器与电阻和电容组成的多谐振荡器产生100HZ的信号，用两个数码管显示计时，最后在电路中加入了两个控制开关一个控制电路的启动和暂停；另一个控制电路的清零。
1.设计目的（1）运用有关课程的基础理论和技能解决实际问题，并进一步提高专业基本技能和创新能力。
（2）建立数字电子电路系统的基本概念。
（3）熟悉555方波振荡器的应用。
（4）熟悉计数器的级联及级数、译码和显示电路的整体配合。
（5）熟练掌握protel99SE软件。
（6）掌握数字秒表的组成和工作原理。
（7）加强制板和焊接能力。
2.设计要求（1）以0.1秒为最小单位。
（2）秒表可显示0～9.9秒的量程。
（3）该秒表具有清零、开始计时、暂停计时和停止计时的功能。
3.设计内容（1）完成数字秒表的设计，画出电路原理图。
（2）运用protel99SE软件画出PCB图。
（3）制板、装元件并焊接出数字秒表的整体设计电路。
（4）测试数字秒表的清零、开始计时、暂停计时和停止计时的功能。
数字秒表实验报告
数字秒表一、实验目的1、理解计时器的原理与Verilog/VHDL 的编程方法；2、掌握多模块设计及层次设计的方法。
二、实验原理秒计时器是由计数器和译码器、显示器组成，其核心是计数器与译码器。
60 秒计时器可由二个计数器分别完成：个位为十进制计数器，十位为6 进制计数。
个位计数器的计数信号由实验开发板上主频20MHZ分频产生的1Hz 时钟信号提供, 十位计数器的计数信号由个位的进位信号提供。
然后由译码器对计数结果进行译码，送LED 数码管进行显示。
Clr为清零，se t为开始。
三、源程序十进制计数器：module CNT10(clr,clk,ena,q,cout);input clr,clk,ena;output[3:0] q;output cout;reg[3:0] q;reg cout;always @(posedge clk or posedge clr)beginif(clr)begin q=4'b0000;cout=0;endelse if(ena)if(q==4'b1001)begin q=4'b0000;cout=1;endelsebegin q=q+1;cout=0;endendendmodule六进制计数器：module CNT6(clr,clk,ena,q,cout);input clr,clk,ena;output[3:0] q;output cout;reg[3:0] q;reg cout;always @(posedge clk or posedge clr)beginif(clr)begin q=4'b0000;cout=0;endelse if(ena)if(q==4'b0101)begin q=4'b0000;cout=1;endelsebegin q=q+1;cout=0;endendendmodule分频器：module FPQ(clk0,clk1);input clk0;output clk1;reg[26:0] Q1;reg clk1;always@(posedge clk0)if(Q1<9999999)Q1<=Q1+1;elsebegin Q1<=0;clk1<=~clk1;endendmodule四、实验任务1、采用层次设计的方法，设计一个包括顶层及底层模块的60 秒计时器，底层模块用Verilog/VHDL 设计（或者选用原理图输入法中宏功能元件），顶层用原理图设计。
数字逻辑实验报告(秒表)
数字逻辑实验报告秒表设计[日期]MICROSOFT[公司地址]一、 实验目的二、实验内容及要求实验要求设计并实现一个数字秒表。
该秒表要实现以下功能：1、该秒表可以产生稳定的脉冲信号作为秒表的计时基准。
该秒表可以实现暂停、停止。
2、该秒表可实现暂停、恢复计数和清零功能。
3、改秒表具有十进制的数字显示功能。
三、实验电路总体结构设计根据设计要求，可以构造出数字秒表的结构框图，如图3-1所示。
该数字秒表的工作原理是：由秒脉冲发生电路产生稳定的秒脉冲信号，经过控制开关输出到计数器中。
秒计数器计满10后向秒十计数器产生进位脉冲。
计数器的输出经显示译码器译码后送显示器显示。
图3-1四、实验电路详细设计1、秒脉冲发生电路设计由于5G555具有电源范围宽、定时精度高、使用方法灵活等特点，我们采用由5G555构成的多谐振荡器产生秒脉冲信号。
5G555功能表如表3-2所示。
表3-2 5G555功能表 输入 输出TH TR RD OUT 放电三极管 d d 0 0 导通 >2/3Vcc >1/3Vcc 1 0 导通 >2/3Vcc <1/3Vcc 1 1 截止 <2/3Vcc >1/3Vcc 1 不变 不变计数器译码及显示电路显示 显示译码 译码 秒十计数秒计数 秒脉冲发生电路振荡器<2/3Vcc <1/3Vcc 1 1 截止由5G555构成的多谐振荡器如图3-1所示。
图3-1由图4-1可知，电路由两个外加电阻和一个电容组成。
5G555的D 端经R1接至电源VCC ，构成一个反相器。
电阻R2和电容C 构成积分电路。
积分电路的电容电压Vc 作为电路输入至TH 和TR 。
电路工作原理如下。
由于接通电源瞬间，电容C 来不及充电，电容器两端电压Vc 为低电平，小于（1/3）Vcc ，故TH 端电压<2/3Vcc 与TR 端电压<1/3Vcc ，输出OUT 状态为1，放电三极管T 截止。
数字秒表设计报告
《电子技术》课程设计报告题目数字式秒表学院（部）长安大学电控学院专业自动化（交通信息与控制）班级32010901学生姓名潘应久张杰崔骞学号3201090114、18、1512 月18 日至12 月30 日共 2 周指导教师（签字）目录内容摘要设计要求系统概述（1）计数显示（2）译码控制（3）D触发器电路（4）时钟发生器 系统综述总结及参考文献数字式秒表一、摘要：作为数字式秒表，所以必须有一个数字显示。
按设计要求，须用数码管来做显示器。
题目要求最大记数值为99分钟59秒99，那则需要六个数码管。
要求计数分辨率为0.01秒，那么我们需要相应频率的信号发生器。
选择信号发生器时，有两种方案：一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。
电路的功能部分主要使用的是74LS160、74LS138三线-八线译码器、D触发器以及由竞争与冒险原理设计出的产生低触发脉冲的电路，以及开关电路和基本的与门、与非门、或门等。
二、设计要求：任务书：主要技术指标与要求1、秒表最大计时值为99分59.99秒；2、6位数码管显示，分辨率为0.01秒；2、具有清零、启动计时、暂停及继续计数等控制功能；4、控制操作键不超过两个第一章、系统概述设计数字式秒表，主要分为部分：（一）、计数显示（二）、译码控制（三）、D触发器电路（四）、时钟发生器。
（一）、计数显示：数字式秒表要求最大计时值为99分59.99秒，故采用六个显示管，采用六个74LS160（十进制计数器）实现计数功能，计数器的输出接到显示管。
其中第四个74LS160计数器采用同步计数法改成六进制，其余均用十进制即可。
电路图如下：（二）、译码控制：电路要求实现四个功能：具有清零、启动计时、暂停及继续计数等控制功能，但只能用两个控制操作键。
控制键可用开关表示，要使两个控制键实现四个功能，则可以用74LS138实现。
现在用Y0（00）表示启动计时，Y1（01）表示暂停，Y2（10）表示清零，Y3（11）表示继续计数。
数字秒表试验报告
基于LCD显示的秒表设计--------------- EDA电子综合设计姓名：班级：学号：指导老师：时间：2012.6.28基于LCD 显示的秒表设计一：设计目的：1、设计的秒表具有清零、暂停/继续技术功能，清零通过拨码开关控制，暂 停/继续通过按键控制，按下一次暂停，按下两次继续。
2、秒表计时范围0—9999.999秒，精度到ms 。
2、LCD 实施显示秒表计时状态。
3、系统时钟采用实验板上提供的50MHz 时钟信号源。
4、设计成同步电路模式。
二：设计原理本实验主要分为四大模块（按键处理，分频，计数，显示）。
下面我将分块阐述： 1：按键处理模块此模块是为了让key1按键即pause 没按下一次有不同的状态。
清零（clear=0）通过拨码开关控制，暂停/继续(pause)通过按键控制，按下一次(pause=1)暂停，按下两次(pause=0)继续。
同步复位键由按键开关控制。
Key D[1] clk主要思想是：通过两个D 触发器使按键通过D[0],和D[1]时产生一个时钟的延时，其目的是没按下一次按键产生一个延时一个时钟的脉冲en_tmp ，通过对en_tmp 的判断是否为高电平实现输出脉冲en 的翻转。
2.分频模块：因为计数模块精确到1ms 所以需将20ns 的系统时钟（clk ）分频为1ms 时钟(clk_out)；否是开始 Posedge clk? i++D 触发器 D 触发器否是3：计数模块：设计要求显示9999.999，所以每一位用4为二进制表示从0-9的显示，共有4x7=28位二进制数，为方便叙述和代码的书写我将这七个数从高到低定义为4位的Q,B,S,G ,P1，P2，P3。
是否否是i=24999? clk_out=~clk_out 结束 开始Rst=0? Pause=0? 计数 清零 clear=0? 复 位计数小部分：否 是否是否.... ...............结束 赋 值 Posedge clk_out?P3++ P3=9? P2++ 结束开 始 P2=9? P3++4.lcd显示模块：关键点在于ASCII码中数字0为30,1为31，······，因此只需将4b'0011赋值给lcd_data_out的高四位，Q,B,S,G,P1，P2，P3赋值给lcd_data_out的低四位即可显示Q,B,S,G,P1，P2，P3上对应的数值。
数字式秒表实验报告
数字式秒表实验报告摘要本次设计任务是设计一个数字式秒表经查阅资料后我把实验分为1.脉冲产生部分。
2.电路控制部分。
3.计数部分4.译码部分。
5显示部分。
脉冲产生部分我选择555多谐振荡器，产生100Hz的脉冲。
经参考资料，电路控制部分：启动和暂停控制开关使用由RS触发器组成的无抖动开关。
使用74ls160计数器计数，7447译码器驱动共阳极七段显示器。
实验要求1.秒表最大计时值为99分59.99秒；2. 6位数码管显示，分辨率为0.01秒；3 .具有清零，启动计时，暂停及继续计数等控制功能；4.控制操作间不超过二个。
实验分析数字式秒表，所以必须有一个数字显示。
按设计要求，须用七段数码管来做显示器。
题目要求最大记数值为99，59，99，那则需要六个数码管。
要求计数分辨率为0.01秒，并且需要相应频率的信号发生器。
选择信号发生器时，有两种方案：一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。
经过查询资料，555多谐振荡器性能稳定，故采用555多谐振荡器。
数字式秒表是一个频率（100HZ）进行计数的计数电路。
由于数字式秒表计数的需要，故需要在电路上加一个控制电路，该控制电路清零、启动计时、暂停及继续计数等控制功能，同时100HZ的时间信号必须做到准确稳定。
数字电子钟的总体图如图所示。
由图可见，数字电子钟由以下几部分组成：555振荡器秒脉冲发生器，防抖开关；秒表控制开关；一百进制秒、分计数器、六十进制秒计数器；以及秒、分的译码显示部分等七段显示器译码器译码器译码器1005551． 555构成的多谐振荡器555构成的多谐振荡器电路图555多谐振荡器工作波形多谐振荡器工作波形周期计算2.多谐振荡器仿真图根据设计要求，需要产生一个频率为100HZ的信号，由于f=1/T,带入可以算出R1=R1=4.7KΩ,在仿真软件上仿真的时候可以设置电阻为4.7KΩ，加上一个50Ω的电位器来调节脉冲信号的精确度。
数字秒表设计实验报告
数字秒表设计实验报告数字秒表设计实验报告1. 引言•简要介绍实验的目的和意义2. 设计原理•介绍数字秒表的基本原理和工作流程3. 实验步骤•列出实验的具体步骤和操作流程4. 实验结果分析•分析实验过程中的数据和观测结果•对实验结果进行解释和讨论5. 实验结论•给出实验的总结和结论6. 实验改进•提出对实验的改进建议和优化方案7. 参考资料•引用相关的文献和资料来源8. 附录•将实验过程中的数据、图表等附加在文末作为附录以上为一个大致的框架，具体内容根据实验的实际情况进行填写。
本实验报告使用Markdown格式，通过使用标题和列表等语法，使文章更加清晰易读。
注意，为了遵守规则，本文中不包含实际的字母、图片或网址。
希望这份指导对你有所帮助！数字秒表设计实验报告1. 引言•实验目的：本实验旨在设计一个数字秒表，用于测量时间，并掌握数字电路的设计原理和实践技能。
•实验意义：准确测量时间是科学研究和生产实践中的重要要求，数字秒表作为计时测量的常用工具，具有广泛的应用价值。
2. 设计原理•数字秒表的基本原理是利用稳定的时钟信号源产生时间基准，通过计数器、时钟分频电路和显示模块实现对时间的测量和显示。
3. 实验步骤1.首先确定秒表的最高位数，根据实际需求选择适当的位数。
2.设计计数器电路，使用计数器芯片进行计数，根据最高位数确定计数器的范围。
3.设置时钟分频电路，通过将时钟信号分频得到适合计数器工作的时钟频率。
4.连接计数器和时钟分频电路，确保二者能够正确配合。
5.设计显示模块，将计数器的输出转换为数字形式，用于显示具体的时间数值。
6.连接显示模块和计数器，进行正确的信号传递和信息显示。
7.进行测量和验证，检查秒表的测量准确性并进行调整。
4. 实验结果分析•对实验过程中的数据和观测结果进行分析•通过比较测量结果与标准时间的差异，评估秒表的准确性•分析秒表存在的潜在问题并提出解决方案5. 实验结论•总结实验设计和实验过程•归纳出实验结果和分析的要点•得出对设计的数字秒表的结论，包括准确性、可靠性和实用性等方面的评价6. 实验改进•针对实验中发现的问题，提出改进的建议和优化方案•探讨可能的改进措施，包括电路设计、算法优化、显示方式等方面的改进7. 参考资料•[1] 电子技术实验教程，XXX出版社•[2] 数字电路原理与设计，XXX出版社8. 附录•实验数据表格•电路图和连接图•实验中使用的元器件清单以上为数字秒表设计实验报告的大致框架，实验的具体内容和结果分析部分需要根据实际情况进行填写。
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数字式秒表实验报告
摘要
本次设计任务是设计一个数字式秒表
经查阅资料后我把实验分为1.脉冲产生部分。
2.电路控制部分。
3.计数部分4.译码部分。
5显示部分。
脉冲产生部分我选择555多谐振荡器，产生100Hz的脉冲。
经参考资料，电路控制部分：启动和暂停控制开关使用由RS触发器组成的无抖动开关。
使用74ls160计数器计数，7447译码器驱动共阳极七段显示器。
实验要求
1.秒表最大计时值为99分59.99秒；
2. 6位数码管显示，分辨率为0.01秒；
3 .具有清零，启动计时，暂停及继续计数等控制功能；
4.控制操作间不超过二个。
实验分析
数字式秒表，所以必须有一个数字显示。
按设计要求，须用七段数码管来做显示器。
题目要求最大记数值为99，59，99，那则需要六个数码管。
要求计数分辨率为0.01秒，并且需要相应频率的信号发生器。
选择信号发生器时，有两种方案：一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。
经过查询资料，555多谐振荡器性能稳定，故采用555多谐振荡器。
数字式秒表是一个频率（100HZ）进行计数的计数电路。
由于数字式秒表计数的需要，故需要在电路上加一个控制电路，该控制电路清零、启动计时、暂停及继续计数等控制功能，同时100HZ的时间信号必须做到准确稳定。
数字电子钟的总体图如图所示。
由图可见，数字电子钟由以下几部分组成：555振荡器秒脉冲发生器，防抖开关；秒表控制开关；一百进制秒、分计数器、六十进制秒计数器；以及秒、分的译码显示部分等
七段显示器
译码器译码器译码器
100
555
1． 555构成的多谐振荡器
555构成的多谐振荡器电路图
555多谐振荡器工作波形
多谐振荡器工作波形
周期计算
2.多谐振荡器仿真图
根据设计要求，需要产生一个频率为100HZ的信号，由于f=1/T,带入可以算出R1=R1=4.7KΩ,在仿真软件上仿真的时候可以设置电阻为4.7KΩ，加上一个50Ω的电位器来调节脉冲信号的精确度。
就可以得到一个频率为100HZ的脉冲了
二、控制电路
1.启动和暂停控制开关
启动和暂停控制开关是由基本RS触发器构成的。
基本RS触发器是由两个与非门交叉耦合而成的，是TTL触发器的最基本组成部分，其逻辑图如图1.8所示，它能够存储1位二进制信息，但存在R+S =1的约束条件。
基本RS触发器的用途之一是作无抖动开关。
例如触发器是具有记忆功能的二进制信息存储器件，是时序逻辑电路的基本器件之一。
在图1.9（a）所示的电路中通过希望在开关S闭合时，A点电压的变化是从+5V到0V的清楚跃迁，但是由于机械开关的接触抖动，往往在几十毫秒内电压会出现多次抖动，相当于连续出现了几个脉冲信号。
显然，用这样的开关产生的信号直接作为电路的驱动信号可能导致电路产生错误动作，这在有些情况下是不允许的。
为了消除开关的接触抖动，可在机械开关与驱动电路间接入一个基本RS触发器（如图1.10所示），把带RS触发器的无抖动的开关称为逻辑开关。
而本设计电路中使用的即为图1.10（a）中所示的开关。
在秒表的设计电路图中，启动和暂停控制开关电路如下图所示。
由图上图知，当开关J1和开关J2都打开时，基本RS触发器的两输入端都是1，触发器输出保持原状态不变。
当开关J1闭合是，Q输出1，基准脉冲可以输入到计数单元，秒表起动计时；当开关J2闭合是，Q输出0，基准脉冲无法输入到计数单元，秒表暂停计时。
若要继续计时，合上开关J1即可。
2.清零开关的设计
清零功能的实现相对而言比较简单。
把计数单元的所有74LS160的清零控制端Rd连接在一起，通过一个开关接地，需要清零时，闭合开关就行。
如图所示
二、分、秒、毫秒计数器电路设计
选择计数器
选择用计数器74LS160芯片，通过反馈置数法构成100进制和60进制计数器。
100进制计数器
60进制计数器
§2.3.2 74LS160计数器的功能介绍
74LS160是集成同步二进制计数器，该计数器具有同步预置、异步清零、计数和保持四种功能，且有进位信号输出端，可串接计数使用。
它的引脚图和逻辑功能表分别见图
74LS160引脚图
74LS160逻辑功能表
2.3.3计数器最终连线图
§2.4 译码部分
2.4.1 译码器的基本原理
译码部分最主要的组成器件就是译码器了，译码器是将输入的二进制码转变为特定信
输出的电路，译码是编码的逆过程。
译码器也是一种多输出的组合逻辑电路。
从原理上将，它是把N个输入变量变换为它所对应的M个输出状态。
每输入一组二进制代码，在M 个输出状态中最多有一个为“1”（其余为“0”）或者有一个为“0”（其余为“1”）。
一次译码器中和输入二进制代码对应有输出信号的那条线显示有特定信号（和其他输出线不同）。
例如，当输入某一单元地址码，译码器就将这组代码译出一个特定的信号（比如为“0”），送到要找的单元（往往送到单元的使能端），接着才能更换（写入）或取出（读出）单元中的内容，进行算术或逻辑运算。
译码器的输入端数n和输出端数m有如下关系：2n m，2n=m时，称为全译码；当2n>m时,称为部分译码。
7447七段显示译码器输出为低电平有效，用以驱动共阳极数码管。
逻辑符号见图9，其功能表见表2。
7447有4个BCD码输入端A、B、C和D，其中D为最高有效位，A为最低有效位，它们分别与输出端口中的4位相连。
7447的7个输出引脚a～g 直接与LED的相应引脚相连。
当灭灯输入/动态灭灯输出（BI/RBO）开路或为高电平而试灯输入为低电平，则所有输出端都为1。
BI/RBO是线与逻辑，作灭灯输入（BI）或动态灭灯（RBO）之用，或者兼为二者之用。
7447显示译码器
§2.4.4 7447功能介绍
2.5 数码管
1 、七段数码管工作原理
在这个部分我们用七段数码管（LED）来显示结果，七段数码管有七个发光段，即a.b.c.d.e.f.g
数码显示与发光段之间的对应关系如下表所示。
BCD码显示数码发光管BCD码显示数码发光管
0000 Abcdef 0101 acdfg
0001 Bc 0110 cdefg
0010 Abdeg 0111 Abc
0011 Abcdg 1000 Abcdefg
0100 Bcfg 1001 Abcfg
§2.5.4 译码器与数码管匹配电路的仿真图
三总体电路图
四、故障分析
故障1：脉冲发生器（555定时器构成的多谐振荡器）没法实现0.01s的脉冲信号。
原因: 参数不对。
排除方法：利用f=1.43/R1+2R2)C适当的选取定值电阻、电容的大小和可变电阻的最大阻值，其中，外加可调电阻，对其进行左右微调，以提高精度，最大限度的保证输出波形不失真。
故障2:显示器仿真速度达不到现实中的100HZ。
有时显示器有时正常有时出现乱码现象
原因:经过上网查询，受计算机性能的影响软件本身的限制，电脑cpu使用率满载时会出现错误等，为正常情况。
故障3：数码管不显示
原因：安装的破解版软件Multisim10有问题，安装Multisim11后，数码管有了显示。
故障4:中间60进制计数器不能向前进位。
原因：clk为高电平触发，在与非门电路后加入一个非门电路后接入前面clk。
总结
由于设计之前很少使用Multisim软件，做设计实验时找电路器件和操作费了不少时间。
之前使用的是简化版的Multisim7，很多器件都没用，设计没法进行，最后下了个Multisim10和Multisim11，设计才能进行下去。
做实验之前查了一些资料，为了使输出信号稳定，加了个无抖开关。
这次实验设计遇到了不少困难，最终算是完成了。
这次设计让我明白了做电路设计时要充分熟悉每个器件的逻辑功能和引脚，并查阅相关资料，不然会无从下手。
设计过程中要检测电路的功能是否实现，如果不进行检测，到电路连接完成后如果出现错误，修改起来会很麻烦。
参考资料
1.阎石主编，数字电子技术基础（第五版），北京：高等教育出版社，2006
2.吴慎山主编，电子线路设计与实践，北京：电子工业出版社，2005。