数字集成电路设计_笔记归纳

第三章、器件

一、超深亚微米工艺条件下MOS 管主要二阶效应：

1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是

TH GS V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子

迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场

强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<）

，c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。

2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。

正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。

克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。

2、保护环。

3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。

此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）：

VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。

5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。

绝缘体上硅（SOI）

6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。

7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。

影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。

解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。

8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。

二、MOSFET器件模型

1、目的、意义：减少设计时间和制造成本。

2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间

3、结构电阻：沟道等效电阻、寄生电阻

4、结构电容：

三、特征尺寸缩小

目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、

方式：

1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。

优点：提高了集成密度

未改善：功率密度。

问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。

2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。

优点：1、电源电压不变；2、提高了集成密度

问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。

3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。

限制因素：长期使用的可靠性、载流子的极限速度、功耗。

第四章、导线及互连

一、确定并量化互连参数

1、互连寄生参数（寄生R 、L 、C ）对电路特性的影响主要表现在三个方面：性能下降，传播延时增加；功耗增加，影响能耗和功率的分布；引起额外的噪声来源，影响电路可靠性。

2、寄生参数简化条件（寄生电阻、寄生电感、寄生电容（对地电容，线间电容））： 若导线电阻大，可以不考虑电感，只考虑电阻电容； 若导线电阻小且短，可以只考虑电容； 若导线电阻小且长，则需考虑电感电容； 若导线平均间距很大，可以不考虑线间电容。

3、互连电阻：

wt

l

R ρ

=：纵向参数t 、ρ由工艺决定，横向参数l 、w 由版图决定。互连电阻越小，允许通过互连线的电流越大，互连延迟越小。 薄层电阻t

R S ρ

=

与版图尺寸无关，则w

l

R R S

==n R S （n 为薄层电阻方块数）：

接触电阻：互连与硅及多晶之间的接触（有源接触孔）、不同互连层之间的接触（通孔） 减低接触电阻的途径：增大接触孔（效果不明显）；增多接触孔；信号线尽量保持在同一层。 0.25umCMOS 工艺接触电阻典型值：有源接触孔5~20Ω，通孔1~5Ω。

趋肤效应：在非常高频率下，电流主要在导体表面流动，其电流密度随进入导体深度而指数下降。趋肤深度：电流下降到额定值的1/e 时所处的深度。临界频率：趋肤深度达到导体最大尺寸（w 或t ）的1/2时的频率。

4、互连电容：

导线对衬底的电容：是电路负载电容的一部分。不考虑边缘效应时C=

OX

OX t wl

ε（若w>>t ），

OX ε是绝缘介质（氧化层）的介电常数，OX t 是氧化层厚度。

导线间的电容： 5、互连电感：

何时考虑：很长的互连线；极高的频率>1GHz ；低电阻率互连材料如Cu 。

对电路性能影响：振荡和过冲效应；导线间电感耦合；∆V=Ldi/dt 引起的开关噪声；阻抗失配引起的信号反射。

电感值估算：一条导线（每单位长度）的电容c 和电感l 存在εμ=cl 关系式（成立的条件是该导线必须完全被均匀的绝缘介质所包围，但不满足时也可使用来求近似值）。

二、互连线延时模型

1、分布模型：电阻和电容沿线长连续分布，是实际情形，但需要解偏微分方程。

2、集总模型：以总电阻和总对地电容等效。适用于导线较短且频率不十分高的情况，只需解常微分方程。对长互连线是一个保守和不精确的模型。

为解决集总模型对于长互连线不精确，采取分段集总（分段数越多越精确，但模型越复杂，模拟所需时间越长）。引入： 3、RC 树、Elmore 延时公式：

RC 树：该电路只有一个输入节点，所有电容都在某个节点和地之间，不包含任何电阻回路（使其成为树结构）。 Elmore 延时公式：节点i 处延时为∑==

N

k ik k

Di R C

1

τ，ii R 表示路径电阻，ik R 表示共享路径

电阻，代表从输入节点s 到节点i 和节点k 这两条路径共享的电阻，i C 代表这个节点的电容。

4、N 级RC 链：RC 树的无分支的特殊情形。可以使用N 级等分RC 链来近似一条均匀分布电阻-电容线：N

N RC

DN 21

+=τ，导线长L ，单位长度电阻、电容为r 、c 。R （=rL ）是导线集总电阻，C （=cL ）是集总电容。当N 很大时模型趋于分布式rc 线：2

22rcL RC DN

==τ，

从而有：一条导线的延时与其长度的平方成正比，分布rc 线的延时是集总RC 模型预测的延

时的一半，即集总模型代表保守估计。 5、互连延时的优化：

采用低电阻率互连导体，降低R ：采用Cu 替换Al 。

采用低介电常数的互连介质，降低C ：将减少延时、功耗和串扰。 采用过渡金属硅化物，降低多晶接触电阻。 增加互连层数量，有助于减少导线长度。 分层优化。 地址线对策。