64 Points FFT Processor

64 Points FFT Processor目录目录 (1)一算法分析 (2)二硬件结构设计 (4)2.1 系统结构设计 (4)2.2 基2蝶形单元的设计 (5)2.2.1 复数乘法器的设计 (5)2.2.2 旋转因子的存取 (5)2.3 数据转接器的设计 (6)2.4 延时单元设计 (7)2.5 控制单元设计 (7)2.6 系统的数据流图 (7)三功能验证与仿真综合 (8)3.1 系统模块 (8)3.2 功能验证 (9)3.3 综合结果 (9)四总结 (9)附录： (10)一算法分析离散傅立叶变换（DFT ）由一组信号的采样值确定信号的频谱分量，使数字信号处理也可以在频域上采用数字运算进行，作为一种数学工具来描述离散信号时域和频域之间的转换关系。

一维DFT 中，长为N 的序列()x n 的DFT 定义为：∑∑-=--===1/21)()()(N n knN Nnk j N n W n x en x k X π 10-≤≤N k (1) FFT 的实质是将较长序列的DFT 运算逐次分解为较短序列的DFT 运算, 这些短序列的DFT 重新组合成原序列的DFT ，而总的运算次数比直接的DFT 少的多，从而达到提高运算速度的目的。

在直接计算一个N 点DFT 的过程中，总共需要N 2次复数乘法和N 2-N 次复数加法。

正是基于将输入或者输出进行重新分组的思想，FFT中所需要进行的复数乘法运算的次数为NN2log 2次，运算强度的大大减小，FFT 算法的引进，使得当点数变得很大时，傅立叶变换仍然能够用硬件的方式来实现。

FFT 的算法多种多样，按数据组合方式不同一般分为按时间抽取盒按频率抽取，按数据抽取方式的不同又可以分为基2，基4，基8等。

在本设计中，采用按频率抽取的基2算法。

在DFT 的定义式(1)中，旋转因子n N W kn N W 具有周期性和对称性，可以利用此来减少DFT 运算次数。

按频率抽取的Cooley-Tukey 快速算法就是利用旋转因子的特殊性质在频域内将序列逐次分解为一组子序列进行运算。

旋转因子具有如下的性质： ① 旋转因子以N 为周期：)()(N k n N n N k N kn N W W W ++==② 旋转因子具有对称性：knN kn N kn N N kn NW W W W -+=-=*2)(,③ 旋转因子具有可约性：mkn m N kn N knm mN kn N W W W W //,-== （N/M 为正整数）将式(1)采用基2的方法，在频域上按奇偶抽取可以分解为：(/2)1/20(2)[()()]2N kn N n N X k x n x n W -==++∑0,1,2,...,12N k =- (/2)1/20(21){[()()]}2N n knN N n N X k x n x n W W -=+=-+∑0,1,2,...,12N k =- (2)定义N/2点的序列1()g n 和2()g n 为1()()()2N g n x n x n =++2()[()()]2nNN g n x n x n W =-+ 0,1,2,...,12N n =- (3) 则有(/2)11/20(2)()N knN n X k g n W -==∑0,1,2,...,12Nk =- (/2)12/20(21)()N knN n X k g n W -=+=∑0,1,2,...,12Nk =- (4) 通过抽取N/2点DFT (2)X k 和(21)X k +，可以重复上述计算过程，整个过程包含2log N 级抽取，其中每一级包含N/2个基2的蝶形运算单元。

以8点为例说明基2的按频率抽取过程中信号的流程。

其中图1为分解的整个流程图，图2为每一级的蝶形运算单元。

由图1可以看到，输入数据()x n 按自然顺序出现，但输出数据是按倒序出现的。

图1 8点按频率抽取算法信号流程图-1nN W a bA=a+bB=(a-b)nNW图2 按频率抽取的基2的蝶形运算单元二硬件结构设计2.1 系统结构设计FFT 处理器按结构可以划分为单内存、双内存、流水线以及并行结构。

单内存结构，只含有一个内存，该内存同时存储输入和输出数据。

双内存结构含有两个内存，分别存储蝶形运算单元的输入和输出数据，当每一级的蝶形运算完成以后，两个内存的功能则进行交换。

这两种结构占用的硬件资源较少，但数据吞吐量低，因此要达到相同的性能指标则会需要较高的时钟频率。

为了提高FFT 处理器的运算速度，采用流水线结构和并行结构。

这两种结构分别通过串行和并行输入来增加运算处理单元，从而可以极大地提高速度。

FFT 处理器流水线结构有两种较为成熟的流水线架构：延迟连接结构(DC)和单一路径延迟反馈结构(SDF)。

其中延迟连接结构包括多路径延迟连接架构（Math Path Delay Commutator，MDC）和单一路径延迟连接架构（Signal Path Delay Commutator，SDC）。

本设计中采用多路径延迟连接结构，系统结构图如图3所示。

图3 系统结构图其工作原理为：在RAM块中保存两帧数据，依次输入到第一级的运算单元。

为了保证数据的并行性，RAM之后的运算单元的时钟频率为数据输入时钟频率（即系统时钟频率）的一半。

在系统开始工作的前64个时钟内，运算单元取第二帧的数据，因此在前64个时钟是没有数据输入到运算单元。

取完第二帧的数据，第一帧的数据输入完，系统开始进入正常的运算阶段，由图3可以看出，所有运算单元经过了62个时钟周期的延时后开始流水输出计算结果。

选用此结构的优点是控制简单，经过一帧数据的等待之后可以实现数据的连续处理，运算器的利用率可以达到100%。

缺点是相比基4等高基数的结构使用的存储结构偏多。

在最后输出是倒序输出，还需要一个数据输出单元进行处理。

由算法分析可以得到，到第五级时，乘法运算的旋转因子为(-j),通过手动计算可知，可以采用条件选择的反相器实现，因此本系统结构包含4个复数乘法器和6个蝶形运算单元。

2.2 基2蝶形单元的设计基2按频率抽取(DIF)的蝶形运算单元是由一个加法器、一个减法器和一个实例化的复数乘法器实现的。

其结构图如图4所示。

图4 基2蝶形运算单元结构图2.2.1 复数乘法器的设计两个复数的乘法一般包括4次实数乘法和2次加/减运算实现。

通过表达式的变换可以只用3次实数乘法和3次加/减法运算构造复数乘法器来实现的，因为有一个操作数可以预先计算。

其运算过程如下。

(a+jb)(c+jd)=ac-bd+j(bc+ad)其中ac-bd=ac-ad+ad-bd=(c-d)a+(a-b)d bc+ad=bc+bd-bd+ad=(c+d)b+(a-b)d其实现框图如图5所示，乘法器采用Booth 编码乘法器。

减法器减法器加法器a c 乘法器乘法器加法器加法器乘法器RI图5 复数乘法器实现框图2.2.2 旋转因子的存取在每一级的运算中，输入数据的后面一个数据需要与旋转因子相乘。

采用存储单元将旋转因子的值预先保存，待使用时，通过地址发生器取出所需的旋转因子。

按一分析的算法可以知道，每一级所需的旋转因子为N/2m 个，m=1,2,3,4。

首先分析FFT算法，计算出每一级对应的旋转因子的值并进行量化为一定精度的二级制数，将量化后的旋转因子计算出来，分成实部和虚部保存。

本设计中采用定点的十位二进制补码表示。

保存的数据中利用旋转因子的周期性和对称性，可以只要保存8个点的数据就可以映射出所需的所有点的数据。

2.3数据转接器的设计在图3所示的系统结构中包含5个数据转接单元(SW),每个转接器的功能是将前一级计算的结果重新排序，得到的下一级蝶形运算的正确序列数据。

图3中的转接器的顺序依次为switch16，switch8，switch4，switch2，switch1。

每个数据转接器的数据流图如图6所示。

各个图的上面为输入数据流，下面为输出数据流。

(a) switch16的数据流图(b) switch8的数据流图(c) switch4的数据流图(d) switch2的数据流图(e) switch1的数据流图图6各级数据转接单元的数据流图2.4 延时单元设计图3中每一级的延时器分别采用D 触发器级联实现正确的延时。

2.5 控制单元设计在此系统中，控制器的主要作用是保证在每个时钟周期提取到正确的旋转因子。

64点FFT 中每一级都有32个蝶形处理单元，不同在于蝶形单元的旋转因子不同。

第一级的旋转因子为064W ，164W ，264W ，…, 3164W ，第二级的旋转因子为064W ，264W ，464W ，664W ，…，3064W ，第三级的旋转因子为064W ，464W ，864W ，1264W ，…，2864W ，第四级的旋转因子为064W ，864W ，1664W ，2464W ，第五级原本的旋转因子为064W ，1664W ，即为1和(-j)，因此采用条件选择的反相器实现。

由上面的旋转因子可以发现地址单元每一级以2的倍数递增，因此采用一个32进制的计数器来控制地址位。

第一级为计数器的五位计数输出，选择32个旋转因子，第二级为计数器的低四位输出，然后在最低位添0，第三级为计数器的低三位输出，然后在低2位添0，第四级为计数器的低两位输出，然后在低3位添0，第五级选择计数器的最低位作为控制位。

这样可以控制旋转因子的正确提取。

2.6 系统的数据流图图7表示了系统处理数据的流程，由图可以看出，此系统处理数据的顺序是倒序输入，顺序输出。

输入数据流输出数据流 图7 系统的数据流图三功能验证与仿真综合3.1 系统模块RTL级电路设计采用verilog语言，通过Modelsim软件进行仿真。

系统顶层模块如图7所示，表1为输入输出端口说明。

图8 系统顶层模块表1 输入输出端口说明3.2功能验证在本设计中，数据的表示采用定点的二进制表示方法，定点的位数为9位，最高位是符号位。

旋转因子的预值采用matlab计算后转换成二进制补码。

验证时取一组数据计算，通过matlab计算比较。

由于在运算单元的处理过程中，加法和乘法的结果位宽始终保持10位，因此每经过一次加法操作，都有一次截尾的量化过程，一共经过了六级蝶形运算，最后得到的结果是实际值的1/64，将计算的结果与matlab计算的值对比有一定的误差。

图8是计算结果的波形图。

按系统结构，经过62个延迟单元后开始流水顺序输出结果，由于前64个周期内取第二帧的初始数据，全为0，第一帧输入数据的计算结果在126个周期后流水输出。

因此选取此时为输出数据有效。

图8 仿真波形图3.3综合结果采用synopsys公司的Design Compiler对系统综合，综合采用smic0.18工艺库，综合后的结果如表2所示。