高k材料用作纳米级MOS晶体管栅介质薄层下
高k栅介质的主要作用
高k栅介质的主要作用首先,高k栅介质可以显著增加栅电容。
栅电容是栅介质所能存储的电荷量与栅电压之比,即Cg=Qg/Vg。
由于高k栅介质具有较高的介电常数,相同的电荷量下,栅电压较小,从而有效降低了器件的功耗。
同时,由于栅电容的增加,可以在相同的极板面积下存储更多的电荷,从而提高器件的存储能力和信号响应速度。
其次,高k栅介质还可以降低栅电压的漏电流。
栅电压的漏电流是由于栅介质的电导性引起的。
高k栅介质具有较高的绝缘性能,能够有效抑制栅电压的漏电流,从而减小了漏电功耗和热效应,提高了器件的可靠性和寿命。
高k栅介质还可以改善器件的性能,特别是在尺寸缩放和制造工艺的限制下。
随着半导体器件尺寸的不断缩小,器件的漏极电流和盖栅电流呈量子隧穿效应,影响了器件的稳定性和性能。
使用高k栅介质可以有效降低隧穿电流,改善器件的开关特性和电压控制。
此外,高k栅介质还可以提高器件的频率响应和工作频率。
频率响应是指器件对输入信号频率的响应能力,而工作频率是器件能够正常操作的最高频率。
由于高k栅介质的高电容特性,可以提高器件的频率响应和工作频率,满足高速和低功耗应用的需求。
最后,通过调整高k栅介质的介电常数,还可以实现特定的器件功能。
例如,通过调整高k栅介质的材料组成和独特的结构设计,可以实现金属控制电介质场效应晶体管(MISFET)的恒定介电特性。
此外,还可以利用高k栅介质的极性调制特性,实现非易失性存储器和高性能逻辑器件等。
总而言之,高k栅介质具有提高栅电容、降低漏电流、改善器件性能、提高频率响应和工作频率等多种作用。
在半导体器件中广泛应用,为提高性能、降低功耗、满足高速和低功耗应用提供了重要的技术手段。
高K栅介质材料的研究进展
高K栅介质材料的研究进展摘要:对于纳米线宽的集成电路, 需要高介电常数( 高k) 的栅极介质材料代替二氧化硅以保持一定的物理厚度和优良的漏电性能. 这些栅极候选材料必须有较高的介电常数, 合适的禁带宽度, 与硅衬底间有良好界面和高热稳定性. 此外, 其制备加工技术最好能与现行的硅集成电路工艺相兼容. 本文阐述了选择高k 栅介质材料的基本原则, 介绍了典型高k 栅介质材料性能, 并展现了引入高k 栅介质材料存在的问题.关键词: 高k 栅介质金属氧化物 HfO21.传统晶体管结构及瓶颈20世纪80年代以来,CMOS集成电路的快速发展大大促进了硅基微电子工业的发展,使其在市场的份额越来越大。
而CMOS集成电路的快速发展又是得益于其电路基本单元——场效应管尺寸的缩小。
场效应管尺寸缩小的关键因素就是作为栅介质层的二氧化硅(SiO2)膜厚的减小。
二氧化硅的作用是隔离栅极和硅通道。
作为栅介质层,二氧化硅有很多优点,如热和电学稳定性好,与硅的界面质量很好以及很好的电隔离性能等。
但是随着器件尺寸的不断缩小,二氧化硅的厚度被要求减到2nm以下,随之产生了许多问题例如:1、漏电流的增加,对于低功率器件,这将是不能忍受的,而事实上,现在低功率器件的市场需求却越来越大 2、杂质扩散。
栅极、二氧化硅和硅衬底之间存在杂质的浓度梯度,所以杂质会从栅极中扩散到硅衬底中或者固定在二氧化硅中,这会影响器件的阈值电压,从而影响器件的性能。
当二氧化硅的厚度减小时,杂质就更容易从栅极中扩散到硅衬底中。
所以,有必要寻求一种新的栅介质层来替代二氧化硅。
从以上两个存在的问题可以看出,为了减小漏电流和降低杂质扩散,最直观的方法就是增加栅介质层的厚度,但是为了保持介质层的电容不变,新的栅介质层的介电常数必须比二氧化硅要大,而且介质层的介电常数越大,膜的厚度就可以越大,因此我们引入了高K介质。
2.高k 栅介质材料要求( 1) 高介电常数k.高介电常数k 能维持驱动电流, 减小漏电流密度.( 2) 较大的禁带宽度.( 3) 与Si 导带间的偏差大于1eV.( 4) 在Si 衬底上有良好的热力学稳定性, 生产工艺过程中尽量不与Si 发生反应, 并且相互之间扩散要小.( 5) 与Si 界面质量应较好.新型栅介质材料与Si 之间的界面, 界面态密度和缺陷密度要低, 尽量接近于SiO2 与Si 之间的界面质量, 以削弱界面电子俘获和载流子迁移率降低造成的影响。
高k介质纳米MOSFET栅电流和电容模型
I.ea e eraEg e n a murcn , h Uiry f iin An rr M, S l Dp t noE cil nn rgn C pt ic Te nei cg 。 n b , IUA 2 r t lt i e d o eSe e பைடு நூலகம்s oM h a m f c i t Ao
维普资讯
第2卷 第6 6 期 20 06年 1 2月
南 京 邮 电 大 学 学 报 ( 自 然 科 学 版 ) Jun f aj gU i r t o ot adT l o m nct n( a rl c ne ora o ni nv syf P s n e cm u i i s N t a S i c ) l N n e i s e ao u e
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I. 密西根大学 电 美国 2 气工程和计 算机科学系。 美国密西根 州安娜堡
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I. 东南大学 分子与生物 3 分子电子学 教育部重点实验室, 苏南京 2 06 江 1 9 0
摘 要: 介绍 了一种纳米 MO F T 场效应 管) 电流和 电容的统一模型 , SE ( 栅 该模 型基 于 Shgi e-o sn c r n rPi o dg s 方程 自洽全量子数值 解 , 特别适 用于高 k栅介 质和 多层 高 k栅介质 纳米 MO F T S E 。运 用该 方法计 算 了各种结构和材料 高 k 介质 的 M S E O F T栅 极电流,并进行 了分析比较。模拟得 出栅极 电流和 电
高k材料
高k栅介质材料研究黄玲10092120107 摘要在传统的MOSFET中,栅介质材料大部分采用二氧化硅,因为SiO2具有良好的绝缘性能及稳定的二氧化硅—硅衬底界面。
然而对于纳米线宽的集成电路,需要高介电常数(高k)的栅极介质材料代替二氧化硅以保持优良的漏电性能。
这些栅极候选材料必须有较高的介电常数,合适的禁带宽度,与硅衬底间有良好界面和高热稳定性。
此外,其制备加工技术最好能与现行的硅集成电路工艺相兼容。
关键字:高介电常数;MOSFET;1.引言过去的几十年中,SiO2容易在硅表面氧化生长,工艺简,单热稳定性好,作为栅介质材料,是一种非常重要的绝缘材料。
但随着集成电路规模的不断增大,需要减小器件的特征尺寸。
对于给定的电压,增加电容量有两种途径:一种是减小栅绝缘层的厚度,一种是增加绝缘层的介电常数。
对于SiO2来说,由于其介电常数较小,只有3. 9 ,当超大规模集成电路的特征尺寸小于0. 1μm时,SiO2绝缘层的厚度必须小于2nm ,这时,无法控制漏电流密度。
而且,当SiO2薄膜的厚度小于7nm 时,很难控制这么薄SiO2薄膜的针孔密度。
另外SiO2难以扩散一些电极掺杂物,比如硼。
薄氧化层带来的另一个问题是,因为反型层量子化和多晶硅栅耗尽效应的存在,使等效电容减小,导致跨导下降。
因此,有必要研究一种高介质材料(又叫高- k 材料)来代替传统的SiO2。
2.1传统晶体管结构的瓶颈及转变方向进入21 世纪以来集成电路线宽进一步缩小,SiO2栅介质层厚度成为首个进入原子尺度的关键参数,由公式C=ε *ε0* A/Tox,为了保证CMOS 晶体管的功能特性,增大C,最直接的做法是降低二氧化硅的厚度Tox,然而当Tox很小时会产生以下问题:(1)漏电流增加,使MOSFET功耗增加。
(2)杂质扩散更容易通过SiO2栅介质薄膜,从栅极扩散到衬底,影响MOSFET参数,如阈值电压(3)因为反型层量子化和多晶硅栅耗尽效应的存在,使等效电容减小,导致跨导下降。
高K介质介绍
在HfTaO的基础上进一步引入N,可以有更优的性能,是未来的发展趋势,只是这样做使得工艺的复杂度大幅度提高,不利于量产。
SiON/高K介层叠结构:
新型高K材料存在的问题:高K材料的优化仍然是有上升空间的,关键看工艺如何控制,以及选择何种元素的加入。
高K栅介质的制备工艺:PVD,MOCVE,ALD
下图可以看出,几种特性之间的关系,也就是说针对工艺,需要有取舍的选择一定的AL含量来达到一定的目的,同时放弃一定的性能。
HfSiO和HfSiON:硅的引入还是有很多优点的,但降低了EOT,无法满足进一步缩小器件尺寸的要求,只能满足过渡期的要求,要进一步应用到更小的线宽工艺上,需要更厚的电介质厚度,即需要更高的K值材料。
高K介质介绍
最近很忙,然后又有很多事情,今天又去了上海中心,所以,好像更新的东西变少了,我还是接着更新吧!上两张今天的成果照片好了,大家欣赏一下,嘿嘿!
手机比较渣,大家随便看看得了哈!
最近也没闲着,看了篇文章,介绍给大家了解了解好了,也大概能知道高K栅介质现在大致的进展情况。
稍早一些的IC工艺技术发展蓝图,那时候只到2013年,不过轨迹基本差不多。
对于上面的负面影响,解决方案就是高K材料的选择,即选择高介电常数的介质,则以保证栅介质厚度足够厚,防止隧穿电流,同时选择使用金属栅以克服多晶硅的耗尽效应,消除硼穿透效应。
近几年研究的高K材料的焦点主要集中在以下几种材料上,现在我们知道Hf基材料已经应用在了商业芯片上,但是同时研究其它材料同样重要,因为我们不知道什么时候Hf基材料又不适合了,或者其它材料是否有比Hf基材料更优的性能,这些都是要我们去进一步研究的东西。
ALD被广泛使用:
(完整版)集成电路工艺原理期末试题
Ti/TiN;Al/AlCu;TiN。
:接触层金属和阻挡层金属。
:导电层;
:阻挡层金属和抗反射涂层。
、 离子注入后为什么要退火,高温退火和快速热处理哪个更优越,为什么?
分)
离子注入会将原子撞击出晶格结构而损伤硅片晶格。如果注入的剂量很
这些间隙杂质只有经过高温退火过程才能被激活。退火能够加
∴ t2
+0.5tox=0.2×(2 +0.25);即 tox= 0.4659μm
2 h内湿氧水汽氧化所生成的SiO
厚度为0.4659μm。
总的硅片氧化生成的二氧化硅厚度t
= 0.0855 +0.4659 =0.5514μm
∴ 消耗的硅层厚度为t
=0.5514×0.45=0.2481μm
(a) ∵ t2
+ Atox=B(t + τ),又∵初始氧化层厚度为0;
∴ τ
= ( t2ox + Atox ) / B = 0 h
∵ t2
+Atox=B(t1 +τ1),又∵ t1=0.5 h;
∴ t2
+0.09tox=0.03×(0.5 +0);即 tox= 0.0855 μm
1.44的水溶液,光刻机使用的光源为波长193nm的准分子激光器,k
0.6,试求此镜头的数值孔径NA、焦深和光刻机的分辨率。(10分)
(1) 数值孔径: NA = (n)sinθ
≈(n)透镜半径/透镜的焦长≈6/10≈0.6
焦深: DOF = λ/2(NA)2 = 193/2*(0.6)2 =268 nm
20分)
、硅片热氧化生长遵从如下公式:t2
+Atox=B(t + τ),其中tox为硅片经过t时
MOS器件Hf基高k栅介质的研究综述
㊀收稿日期:2023-01-11作者简介:吕品(1973-)ꎬ女ꎬ辽宁沈阳人ꎬ博士ꎬ副教授ꎬ研究方向:半导体技术.㊀∗通信作者:吕品ꎬE ̄mail:pin_lv@126.com.㊀㊀辽宁大学学报㊀㊀㊀自然科学版第51卷㊀第1期㊀2024年JOURNALOFLIAONINGUNIVERSITYNaturalSciencesEditionVol.51㊀No.1㊀2024MOS器件Hf基高k栅介质的研究综述吕㊀品1∗ꎬ白永臣2ꎬ邱㊀巍1(1.辽宁大学物理学院ꎬ辽宁沈阳110036ꎻ2.辽宁大学创新创业学院ꎬ辽宁沈阳110036)摘㊀要:随着金属氧化物半导体(MOS)器件尺寸的持续缩小ꎬHfO2因其介电常数(k)高㊁带隙大等特点ꎬ成为取代传统SiO2栅介质最有希望的候选材料.本文综述了Hf基高k栅介质薄膜的近年的研究进展.针对HfO2结晶温度低㊁在HfO2薄膜和Si衬底间易形成界面层导致漏电流大㊁界面态密度高㊁击穿电压低等问题ꎬ回顾了最近论文报道的两种策略ꎬ即掺杂改性和插入缓冲层.接着举例讨论了Hf基材料从二元到掺杂氧化物/复合物的演变㊁非Si衬底上淀积Hf基高k栅介质㊁Hf基高k栅介质的非传统MOS器件结构ꎬ为集成电路(IC)中MOS器件的长期发展提供一些思路.关键词:Hf基高k材料ꎻ栅介质ꎻMOS器件ꎻ介电常数中图分类号:TN304㊀㊀㊀文献标志码:A㊀㊀㊀文章编号:1000-5846(2024)01-0024-09ReviewofHf ̄BasedHigh ̄kGateDielectricforMOSDevicesLÜPin1∗ꎬBAIYong ̄chen2ꎬQIUWei1(1.CollegeofPhysicsꎬLiaoningUniversityꎬShenyang110036ꎬChinaꎻ2.CollegeofInnovationandEntrepreneurshipꎬLiaoningUniversityꎬShenyang110036ꎬChina)Abstract:㊀Asthesizeofmetaloxidesemiconductor(MOS)devicescontinuestoshrinkꎬHfO2hasbecomethemostpromisingcandidatematerialtoreplacetraditionalSiO2gatedielectricsduetoitshighdielectricconstant(k)andlargebandgap.ThispaperreviewstherecentdevelopmentofHf ̄basedhigh ̄kgatedielectricfilms.AimingattheproblemsoflowHfO2crystallizationtemperatureandtheformationofinterfaciallayerbetweenHfO2thinfilmandSisubstrateꎬresultinginlargeleakagecurrentꎬhighdensityofinterfacestatesꎬandlowbreakdownvoltageꎬwereviewedtwostrategiesreportedinrecentpapersꎬnamelyꎬdopingmodificationandinsertingbufferlayer.ThenꎬtheevolutionofHf ̄basedmaterialsfrombinarytodopedoxide/complexꎬdepositingHf ̄basedhigh ̄kgatedielectriconnon ̄Sisubstrateandnon ̄conventionalMOSdevicearchitectureswithHf ̄basedhigh ̄kgatedielectricarediscussedusingthespecificexamplesꎬwhichcanprovidesomeideasforthelong ̄termdevelopmentofMOSdevicesinintegratedcircuit(IC).Keywords:㊀Hf ̄basedhigh ̄kmaterialsꎻgatedielectricꎻMOSdeviceꎻdielectricconstant㊀㊀0㊀引言过去60年ꎬ金属氧化物半导体(MOS)集成电路(IC)的稳步发展和半导体产业的指数级增长一直遵循摩尔定律[1].随着MOS器件尺寸的持续缩小ꎬIC的集成度更高㊁功耗更低㊁运行速度更快[2-4].然而ꎬ随着技术节点达到45nmꎬ传统栅介质SiO2的几何尺寸已接近材料的极限.SiO2作为栅介质的最小厚度约为0.7nmꎬ至少需要两层相邻的氧(O)原子来防止栅极/SiO2和SiO2/Si界面相互重叠[5].实际上ꎬ当栅介质SiO2的厚度小于3nm时ꎬ量子隧穿效应非常严重.过量的隧穿电流随着栅介质厚度的降低呈指数级增长ꎬ导致难以忍受的高功耗[6-9]ꎬ同时可靠性下降.IC的MOS运行过程中ꎬ载流子流过器件ꎬ导致SiO2栅介质层和Si/SiO2界面产生缺陷[10-11].缺陷密度达到临界值会导致SiO2栅介质层击穿ꎬ器件失效[12-14].因此ꎬ采用具有更高介电常数(k)的材料替代SiO2ꎬ可以有效抑制隧穿电流[15].通常ꎬ作为可能替代SiO2栅介质的材料应该满足以下条件:1)高k值(由于场效应晶体管的短沟道效应ꎬk值应小于50)ꎻ2)热稳定性好ꎻ3)带隙超过5eVꎻ4)与半导体衬底的带偏移大于1eVꎻ5)在Si/介质界面和介质材料体内ꎬ本征缺陷密度低ꎻ6)介质材料与互补金属氧化物半导体(CMOS)工艺兼容[16].1㊀Hf基高k材料HfO2带隙较大(5.5~6.5eV)ꎬk值相对较高(22~25)ꎬ击穿电场高(3.9~6.7MV cm-1)ꎬ作为体材料热稳定性好ꎬ形成热大(-1134kJ mol-1)[17-19].Intel公司在2007年引入高kHfO2栅介质层以取代传统的SiO2栅介质层[20-21].1.1㊀HfO2结晶淀积后热退火导致HfO2结晶是一个关键问题.晶粒边界为电子提供了传输路径ꎬ导致漏电流增大.HfO2结晶温度高于900ħꎬ但实际记录的局部结晶温度要低得多ꎬ原子层淀积(ALD)法获得的HfO2薄膜的结晶温度可低至350ħ[22].引入结晶温度高的掺杂剂是抑制HfO2结晶的方法之一.掺杂Gd可以增加HfO2膜的结晶温度.当Gd的掺杂比增加到原子分数为15%时ꎬ掺杂Gd的HfO2(HGO)膜表现出完整的非晶相.HGO膜中O空位含量下降ꎬ载流子浓度减少ꎬ栅介质的绝缘特性增加ꎬ此时HGO膜k值为27.1ꎬ漏电流密度为5.8ˑ10-9A cm-2[23].氮溶入可提高HfO2膜的结晶化温度㊁抑制杂质渗透㊁提高可靠性.Liu等[24]以HfO2为靶ꎬ在N2/Ar气氛中利用反应溅射(RF)技术在Si衬底上淀积了HfOxNy栅介质ꎬ成功地将氮溶入HfO2膜中.退火温度达到800ħ时ꎬHfOxNy膜保持无定形态ꎬ退火温度增加到900ħ时ꎬHfOxNy膜弱结晶.纯HfO2膜的结晶温度为500ħꎬ氮溶入HfO2膜使Hf和O原子的迁移率降低ꎬ成核温度增加ꎬ使HfOxNy膜的结晶温度增大.利用脉冲激光淀积技术(PLD)可制备Hf-铝酸盐(Hf Al O)膜[25]ꎬ当退火温度为900ħ时仍保持无定形态ꎬ至1000ħ时出现结晶峰ꎬ因而在HfO2中加入Al2O3所形成的Hf Al O能显著提高非晶相的热稳定性.掺杂La的高kHfLaO栅介质ꎬ其结晶温度能增加至900ħꎬ此时其漏电流较低[26].La的掺杂不会增加电荷陷阱中心ꎬ不会降低界面质量.随着La掺杂量的增加ꎬ渐进击穿行为逐渐消失ꎬ介电击穿52㊀第1期㊀㊀㊀㊀㊀㊀吕㊀品ꎬ等:MOS器件Hf基高k栅介质的研究综述㊀㊀寿命得以提高[27].利用磁控溅射法在功率20W下对纯HfO2和Gd2O3靶可制得Gd2O3掺杂HfO2(GDH-20)薄膜.GDH-20薄膜在退火温度为700ħ时漏电流密度最低.700ħ的快速热退火(RTA)处理能够有效减少薄膜中的缺陷ꎬ从而减少漏电通道ꎬ降低了漏电流.当退火温度达到薄膜的结晶温度(800ħ)后ꎬ薄膜内部开始结晶ꎬ漏电通道增加ꎬ漏电流增加[28].HfO2的结晶温度与膜厚相关[29].利用ALD法在H终止Si表面上淀积的HfO2薄膜成核不良ꎬ生长呈岛状结构ꎬ而在SiO2底层上淀积的HfO2薄膜均匀连续㊁质量好.在淀积的ALDHfO2薄膜中存在显著的非晶成分ꎬ约在600ħ时ꎬHfO2结晶进入单斜相.随HfO2薄膜厚度降低(从40nm到5nm)ꎬHfO2结晶温度升高(从430ħ到600ħ).薄膜厚度的增加ꎬ可能形成结晶核ꎬ薄膜厚度的进一步增加将促进新结晶核的进一步形成和现有晶体的生长[30].1.2㊀界面层的形成当HfO2直接淀积在Si衬底上时ꎬHfO2薄膜和Si衬底间易形成界面层[31-32].界面层的厚度与淀积温度㊁反应前体㊁生长时间㊁HfO2膜的微结构有关.同样ꎬ界面层的组成(SiO2[33-34]㊁Hf硅化物[35]㊁Hf硅酸盐[36-37]㊁富含SiO2的硅酸铪[38])也取决于HfO2膜的淀积条件.因为界面层通常会包含k值相对低的材料ꎬ使CMOS器件的电容急剧下降[39]ꎻ界面层的界面态密度增大ꎬ等效氧化物厚度(EOT)增加[32].HfO2与Si衬底反应形成硅酸盐层和副产物硅化物键(Hf Si).界面金属硅化物键作为界面陷阱ꎬ也可以降低导带偏移能量.由于硅酸盐的k值(约为10)远低于HfO2的k值ꎬ根据高斯定律ꎬ电场主要分布在低k区域ꎬ这导致高kHfO2/低k硅酸盐结构中的有效势垒降低.高kHfO2/低k硅酸盐结构的击穿机制复杂ꎬ软击穿发生在低k层ꎬ整个电介质的硬击穿电压降低[40].为了阻碍界面层的形成ꎬ在HfO2膜和Si衬底间插入缓冲层ꎬ如SiO2[41-42]㊁SiON[32ꎬ43]等或进行掺杂[44].利用ALD法生长HfO2样品ꎬ其结构为HfO2(2.5nm)/SiO2(1nm)/Si(衬底)ꎬ测试后表明中间层是混合的Hf0.18Si0.32O0.5层(0.6nm)ꎬ而不是纯的SiO2层(1nm).80MeVNi离子辐照可以诱导Si和Hf在HfSiO/HfO2界面上相互扩散.中间层中Si的浓度相对于Hf的浓度随着离子通量的变化而增加ꎻ该中间层的厚度也随着离子通量的增加而增加.在Si和HfO2间引入薄的氧化硅/氮化硅层有望提高界面质量[42].在HfO2中掺入Ybꎬk值明显增加(Yb掺杂浓度在原子分数为8%时达到28.4)ꎬ掺杂Yb的HfO2薄膜稳定ꎬ漏电流低.界面SiO2层与稀土离子间的界面反应可以消除SiO2层ꎬ获得极低的EOT值ꎬ形成稳定的界面[44].利用傅里叶变换红外光谱观察ꎬ在HfO2/Si界面处形成了SiO2界面层ꎬN2气氛下退火可使界面SiO2层分解[33].Si/HfO2/AlN叠层的高分辨透射电镜(HRTEM)图像显示在Si衬底界面处出现SiO2薄层ꎬ在700ħ进行RTA后界面SiO2层变薄.AlN对O具有高固溶度ꎬAlN从HfO2中移除O.由于HfO2在热力学上比SiO2更稳定ꎬ首先会通过界面SiO2来获得O[45].通过N2O㊁NH3等离子体氮化ꎬ在Si衬底上生长一层薄的氧氮层(SiON)ꎬ接着在氮化的Si衬底上溅射HfO2膜ꎬ并在N2气氛下ꎬ在400ħ进行淀积后退火(PDA).SiON层中由于N浓度低ꎬ不能完全阻止界面反应ꎬ在HfO2/Si界面形成了富含N的Hf硅酸盐界面层.但经N2O等离子体处理后ꎬ62㊀㊀㊀辽宁大学学报㊀㊀自然科学版2024年㊀㊀㊀㊀漏电流更低ꎬ击穿场更高ꎬ电容等效厚度(CET)更低[43].利用N2等离子体氮化Si衬底形成SiN层则可以完全阻止界面反应的发生ꎬ其EOT更低.同时SiN层的形成避免形成微小的传导通道和由Hf硅化物或亚氧化物造成的高密度界面态[32]ꎬ可以降低漏电流.2㊀Hf基掺杂氧化物/复合物高k栅介质如前所述ꎬHfO2具有结晶温度低ꎬ在Si衬底上直接淀积HfO2时易形成界面层.为了改善HfO2的特性ꎬ对高k栅氧化物的研究已经从单一金属氧化物发展为掺杂氧化物/复合物.采用射频反应共溅射法制备的HfSiON薄膜与Si衬底接触面较平坦ꎬ无界面层形成ꎬ经900ħ高温退火后仍是非晶态ꎬ热稳定性好[46].HfAlOx薄膜热稳定性好ꎬ带隙较大ꎬO扩散势垒较高ꎬ漏电流低[47]ꎬ在退火温度400ħ时ꎬHfAlOx的k值最大可达12.93.在较高温度下退火的HfAlOx薄膜表面更致密ꎬ黏附性更好ꎬ可有效抑制界面态密度和陷阱ꎬ界面质量好.铪锆氧化物(HfZrO4ꎬ(HfO2)1-x(ZrO2)x)膜(HZO)ꎬ是单斜相和四方相材料的混合物ꎬHZO中的四方相比纯HfO2具有更高的k值[48].但当Hf基㊁Zr基金属氧化物材料与Si衬底直接接触ꎬO原子易与Si衬底反应生成界面层ꎬ则k值减小[49].硅酸盐薄膜的形成可以防止HfO2基体系中低k界面氧化层的形成[50].Choi等[51]通过ALD制备不同SiO2含量的HfZr硅酸盐((HfZrO4)1-x(SiO2)x)薄膜(HZS).HZS与Si衬底间无界面层形成ꎬ界面态和O空位数减少ꎬ因此SiO2溶入铪锆氧化物HZO膜有助于提高电介质的完整性.随着SiO2含量的增加ꎬ漏电流密度下降ꎬ击穿电场增强.HZS中x为20%时ꎬk值为17ꎬ漏电流密度为1.23ˑ10-7A cm-2(Vg=-1V)ꎬ界面态密度降低1.09ˑ1011cm-2eV-1ꎬ氧化层陷阱电荷密度降低1.81ˑ1012cm-2.经化学干法刻蚀(CDE)处理的TaN/HfOxNyMOS电容器ꎬ表面更光滑ꎬ残余污染物更少ꎬ漏电流更小ꎬEOT更低(Vg=-1.5Vꎬ约1.97nm)ꎬ击穿所需时间更长[52].利用脉冲激光淀积技术在p-Si(100)衬底上淀积的Al1.997Hf0.003O3薄膜具有稳定的六边形晶体结构ꎬ晶体分布均匀㊁致密㊁形态光滑ꎬ这是由于衬底温度为800ħ所致[53].在该薄膜中ꎬ更多的原子停留在表面ꎬ不饱和键的密度增加ꎬ引起薄膜中缺陷产生局域态.该薄膜越薄带隙越大(激光脉冲数量为20000~5000ꎬ所淀积的Al1.997Hf0.003O3薄膜的带隙为5.26~5.64eV).所淀积Al1.997Hf0.003O3薄膜的漏电流密度比Al2O3薄膜的低一个数量级ꎬ比HfO2薄膜的低两个数量级.将Hf掺入Al2O3中ꎬk值显著增加(激光脉冲数量为20000~5000ꎬ所淀积的Al1.997Hf0.003O3薄膜的k值为21.46~21.18).3㊀非Si衬底上淀积Hf基高k栅介质除Si衬底外ꎬ其他半导体材料(如Ge㊁GaN㊁GaAs㊁4H-SiC等)作为高速沟道或衬底材料的MOS器件也得到了广泛研究.用高kHfO2取代传统的SiO2栅介质ꎬHfO2/4H-SiCMOS的特性显著提高ꎬ主要表现为通态电阻低ꎬ载流子迁移率高ꎬ氧化层电场低ꎬ但漏电流增加ꎬ在高k栅介质HfO2和4H-SiC界面处插入2nm厚的薄SiO2界面层可使漏电流降低4个数量级[54].高k栅介质HfO2进一步降低了随介质层厚度变化的阈值电压的漂移.介质层厚度固定不变(20nm)ꎬ栅介质从SiO2变到HfO2(k=25)ꎬ阈值电压的总漂移约为2.5Vꎬ器件跨导从64增加至87ꎬ有助于提高功率器件的开关能力[55].72㊀第1期㊀㊀㊀㊀㊀㊀吕㊀品ꎬ等:MOS器件Hf基高k栅介质的研究综述㊀㊀n-GaN衬底上淀积Hf0.64Si0.36Ox栅介质膜制备MOS电容器[56]ꎬ在800ħ下不同气氛中(O2㊁N2㊁H2)进行退火处理.在O2气氛下退火(PDO)后ꎬHf0.64Si0.36Ox膜部分结晶ꎬ晶粒边界充当电流漏电通路ꎬ漏电流密度增大ꎻ在H2气氛下退火(PDH)后ꎬn-GaN/Hf0.64Si0.36Ox界面处的中间过渡层Ga2O3可能分解ꎬ致使Ga扩散进入Hf0.64Si0.36Ox膜ꎬ在n-GaN/Hf0.64Si0.36Ox界面处产生电缺陷ꎬ导致界面态密度增大ꎻ而在N2气氛下退火(PDN)后ꎬHf0.64Si0.36Ox(k=15.1)保持无定形态ꎬPDN电容器漏电流密度大大降低ꎬ平带电压滞后小(+50MV)ꎬ漂移小(0.74V)ꎬ击穿电场大(8.7MV cm-1).PDN处理形成的性能优越的Hf0.64Si0.36Ox膜可用于GaN功率器件的栅介质.由于固有氧化物(As2O3ꎬAs2O5㊁Ga2O3)和As的存在ꎬGaAs表面可能由于高界面态密度而形成外部缺陷.Liang等[57]选取GaAs为衬底ꎬ利用三甲基铝(TMA)经ALD20个脉冲循环处理后ꎬ对其进行钝化ꎬ然后淀积掺Y的HfO2薄膜ꎬ经300ħPDA制成电学特性优异的Al/HYO/TMA/GaAs/AlMOS电容器ꎬ其最大的k值约为38.3ꎬ最低的滞后电压约为0.01Vꎬ最小的漏电流密度约为3.28ˑ10-6A cm-2.具有自清洁效应的ALDTMA经过20个脉冲循环处理可以有效地降低HYO/GaAs栅叠层界面上的固有的As氧化物㊁As0和Ga氧化物ꎬ提高了界面质量.300ħPDA处理可以抑制Ga/As氧化物的再生ꎬ有效地阻止低k界面层的形成ꎬ有助于降低O空位相关的界面态或导带偏移增加ꎬ从而减少陷阱辅助的隧穿电流.同样用20个循环的ALDTMA对GaAs衬底进行预处理后淀积掺Gd的HfO2薄膜制得的电容器也显示出极佳的电学性能[58]ꎬ表现为无迟滞ꎬ最小界面态密度约为1.5ˑ1012cm-2eV-1ꎬ带偏移约为2.86eVꎬ最大k值约为35.9ꎬ最低的漏电流密度约为1.4ˑ10-5A cm-2.Meena等[59]在柔性聚酰亚胺(PI)衬底上旋涂溶胶凝胶母液ꎬ经O2等离子体预处理和退火后制成Hf-Zr-氧化物(HfxZr1-xO2)栅介质的电容器ꎬ表现出超低的漏电流密度(施加电压-10Vꎬ漏电流密度为3.22ˑ10-8A cm-2)ꎬ较大的电容密度(在应用频率分别为10kHz和1MHz时ꎬ电容密度分别为10.36fF μm-2和9.42fF μm-2).以上结果表明ꎬ经O2等离子体预处理ꎬ溶胶凝胶湿膜被氧化ꎬ进一步退火导致陷阱数量减少ꎬ从而其电学性能得以提高.利用RF溅射淀积法在Si1-xGex上淀积超薄的HfAlOx高k栅介质(Al和Hf的原子比为73.3ʒ26.6).经测试:EOT约3nmꎬ界面态密度为6ˑ1011cm-2eV-1ꎬ漏电流密度为6.7ˑ10-4A cm-2(Vg=ʃ1V)ꎬ表明HfAlOx/Si0.81Ge0.19结构界面稳定.HfAlOx/Si0.81Ge0.19结构的导带和价带偏移分别为(2.05ʃ0.2)eV和(3.11ʃ0.2)eVꎬ由于在HfAlOx和Si1-xGex间生长了界面层ꎬ引起导带和价带有0.2eV的漂移[60].在Ge衬底上制备HfTa基(HfTaON/AlON叠层)栅介质MOS电容器[61].该MOS电容器的界面态/氧化层电荷密度低㊁漏电流低㊁CET低(约为1.1nm)㊁k值高(约为20).AlON中间层可以有效地阻断HfTa基介质与Ge衬底之间Ge㊁Hf和Ta的相互扩散和反应ꎬAlON层也能防止O渗透到Ge衬底ꎬ有效地抑制了低kGeOx层的形成ꎬ从而降低了氧化层电荷密度和界面态密度.Ta的掺入抑制了栅介质中连续晶体的生长ꎬ从而使结晶温度升高.N的掺入可以阻止物类的相互扩散ꎬ改变高k材料的局部配位ꎬ抑制结晶的发生ꎬ从而降低漏电流.同时由于中间层和高k介质中N的掺入ꎬ形成了N相关的强键ꎬ使HfTaON/AlON叠层的可靠性非常高.采用快速热氮化在Ge(111)衬底上淀积HfO2介质层ꎬ淀积后退火制成Au/Cr/HfO2/GeON/GeMOS电容器[62].光电子能谱(XPS)和HRTEM分析证明在Ge衬底上形成了GeON界面层ꎬ界面层82㊀㊀㊀辽宁大学学报㊀㊀自然科学版2024年㊀㊀㊀㊀清晰.在400ħ下退火的具有GeON界面层的电容器具有更好的电学性能:k值为17.26ꎬ势垒高度为1.04eVꎬ滞后电压值为160mV.界面态密度和固定电荷密度稍大ꎬ分别为1.02ˑ1013cm-2 eV-1和1.55ˑ1012cm-2ꎬ分析认为是由于Ge衬底(111)晶向的激活能高于(100)和(110)晶向的激活能ꎬ同时氧化界面附近存在薄氮层ꎬ导致界面上的缺陷密度更大.p-Ge衬底上淀积HfN薄膜ꎬ在Ar/N2气氛下进行PDA处理后ꎬHfN转变成HfOxNyꎬ制成Pt/HfOxNy/p-GeMOS电容器[63].HfOxNy的EOT随着PDA温度和时间的增加而降低ꎬPDA处理温度为600ħꎬ时间为5min时ꎬHfOxNy的EOT降低至1.95nm(Vg=-1V).与HfOxNy/Si叠层相反ꎬPDA较高的温度和较长的时间ꎬ导致HfOxNy/Ge叠层的滞后宽度更大.与PDA时间无关ꎬ随着PDA温度的升高ꎬ平带电压(VFB)出现负偏移ꎬ意味着在HfOxNy/界面层中引入了更多的固定正电荷.与具有类似EOT的SiO2/Si相比ꎬHfOxNy/p-Ge的漏电流降低了近4个数量级.在600ħ退火5min后ꎬ漏电流密度为1.8ˑ10-5A cm-2(Vg=-1V).Wang等[64]在p-Ge衬底上ꎬ对Ge衬底进行TMA钝化后ꎬ利用共溅射法(HfO2靶和Dy靶)在Ar/O2气氛下常温淀积HfDyOx栅介质层.通过变化Dy靶的直流溅射功率而改变HfDyOx膜Dy的掺杂量.对HfDyOx/Ge叠层进行热退火ꎬ研究掺杂浓度和热退火处理对HfDyOx/Ge叠层界面化学和电学特性的影响.结果表明ꎬ溅射淀积的HfDyOx是多晶结构ꎬ结晶度取决于溅射功率和退火温度.随着溅射功率的增加ꎬDy在HfDyOx膜中的含量增加.由于HfDyOx/Ge界面上不稳定Ge氧化物的大量减少和HfDyOx膜中O空位被Ge充分取代ꎬDy靶的直流溅射功率为10W所淀积的HfDyOx栅介质表现出最佳的界面特性.界面化学特征的演化是通过两个相互竞争的过程发生的ꎬ包括氧化物的生长和氧化物的解吸.随着退火温度的升高ꎬ氧化物解吸过程优于氧化物生长过程ꎬ所以退火处理导致界面性能下降.当Dy靶的直流溅射功率为10W时淀积的HfDyOx/GeMOS电容器表现出最佳的电学特性:k值为22.4ꎬ较小的平带电压0.07Vꎬ滞后可忽略ꎬ较低的氧化层电荷密度约为1011cm-2ꎬ较低的漏电流密度为2.31ˑ10-8A cm-2.与掺杂浓度和退火温度相关的HfDyOx/GeMOS电容器ꎬ随着电场的增加ꎬ漏电流导电机制(CCMs)从SE发射到PF发射再到FN隧穿.4㊀Hf基高k栅介质的非传统MOS器件结构随着器件尺寸的进一步缩小ꎬ采用传统结构的纳米级器件仍受到短沟道效应及量子效应的限制.改进的非传统MOS器件结构应运而生ꎬ如多栅MOS结构[65]㊁绝缘体上硅(SOI)[66]等.Pravin等[67]仿真制备了以高kHfO2为栅介质的双金属栅无结MOS(DMSGJLT).由于双金属栅的设计ꎬ两金属的界面出现电场峰ꎬ源区出现电场峰ꎬ高kHfO2作栅介质的电子速度增加约31%ꎬ可以实现良好的载流子输运.k值增加ꎬ势垒高度增加ꎬ漏电流大大降低.电流开关比的量级为109ꎬ比SiO2作栅介质的MOS高5个量级ꎬ漏致势垒(DIBL)值呈指数下降约61.5%.Kumar等[68]设计了具有栅叠层的异质双环栅无结纳米管金属氧化物半导体场效应晶体管(MetaloxidesemiconductorfieldeffecttransistorꎬMOSFET)ꎬHfO2(k=22)和HfxTi1-xO2(k=50)被选为高k栅叠层氧化物.与无栅叠层结构相比ꎬHfxTi1-xO2作为栅介质漏电流更低(2.44ˑ10-16A)ꎬ电流开关比增加至大约1011ꎬDIBL(25.03mV V-1)和亚阈值斜率均得以提升(66.26mV dec-1).引入高k的侧边隔离可抑制寄生的双极结型晶体管(BipolarjunctiontransistorꎬBJT)ꎬ使关态电流显著降低ꎬ侧边隔离的k值从1变化到25ꎬDIBL提高了40%.92㊀第1期㊀㊀㊀㊀㊀㊀吕㊀品ꎬ等:MOS器件Hf基高k栅介质的研究综述㊀㊀基于高kHfZrO4的高性能32nm绝缘体上硅N沟道金属氧化物半导体(SilicononinsulatorN ̄channelmetaloxidesemiconductorꎬSOINMOS)器件ꎬ在恒定的CET下ꎬ600ħ15s的后功函数退火(PWFA)使漏电流降低约23%ꎬ器件性能增益达到8%[69].经700ħ的PWFAꎬ正偏置温度不稳定性(PBTI)测试表明阈值电压漂移降低58%ꎻ而对于PMOS器件ꎬ没有观察到PBTI改善或退化.与PBTI相比ꎬ负偏置温度不稳定性(NBTI)具有完全相同的特征ꎬ尽管不那么明显.5㊀结束语先进CMOS技术的不断发展必将进一步推动对Hf基高k栅介质材料的研究.Hf基高k栅介质与衬底间的界面层对器件特性影响的机理及如何进一步提高Hf基高k栅介质与衬底的界面质量㊁具有优异特性的Hf基高k栅介质材料和MOS结构仍需进一步研究.参考文献:[1]㊀MooreGE.Crammingmorecomponentsontointegratedcircuits[J].ProceedingsoftheIEEEꎬ1998ꎬ86(1):82-85.[2]㊀DennardRHꎬGaensslenFHꎬYuHNꎬetal.Designofion ̄implantedMOSFET swithverysmallphysicaldimensions[J].IEEEJournalofSolid ̄StateCircuitsꎬ1974ꎬ9(5):256-268.[3]㊀BohrMTꎬYoungIA.CMOSscalingtrendsandbeyond[J].IEEEMicroꎬ2017ꎬ37(6):20-29.[4]㊀TaoFꎬQiQLꎬLiuAꎬetal.Data ̄drivensmartmanufacturing[J].JournalofManufacturingSystemsꎬ2018ꎬ48:157-169.[5]㊀WongHꎬIwaiH.Onthescalingissuesandhigh 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HKMG来龙去脉
HKMG来龙去脉1.为什么要High-K。
随着CMOS电路线宽的不断缩小,晶体管的一个关键指标:栅氧厚度也要不断缩小。
以intel为例90nm时代实际应用的栅氧厚度最低达到了1.2nm,45nm时代更是需要低至1nm 以下的栅氧厚度。
不过栅氧厚度是不能无限缩小的,因为薄到2nm以下的SiO2层不再是理想的绝缘体,会出现明显的隧穿泄漏,而且将随厚度减小指数级上升,1nm以下泄漏就会大到无法接受的程度。
所以intel在45nm启用high-k。
其他企业则将在32nm或28nm阶段启用high-k技术。
high-k工艺就是使用高介电常数的物质替代SiO2作为栅介电层。
intel采用的HfO2介电常数为25,相比SiO2的4高了6倍左右,所以同样电压同样电场强度,介电层厚度可以大6倍,这样就大大减小了栅泄漏。
2.为什么HKMG会联系在一起HK就是high-K栅介电层技术,而MG指的是metal gate--金属栅极技术,两者本来没有必然的联系。
不过使用high-k的晶体管栅电场可以更强,如果继续使用多晶硅栅极,栅极耗尽问题会更麻烦。
另外栅介电层已经用了新材料,栅极同步改用新材料的难度也略小一些。
所以两者联合是顺理成章的事情。
3.gate first和gate last现在CMOS集成电路制造用的是叫“硅栅自对准”工艺。
就是先形成栅介电层和栅电极,然后进行源漏极的离子掺杂。
因为栅极结构阻挡了离子向沟道区的扩散,所以掺杂等于自动和硅栅对齐的。
这样的步骤还有后面的激活步骤,退火步骤都是高温步骤。
这些工序都是必需的。
金属栅极经过这样的步骤可能发生剧烈反应和变化,为解决这问题,就是在离子参杂等步骤中还是按硅栅来,高温步骤结束后再刻蚀掉多晶硅栅极,再用合适的金属填充。
这就是gate-last 的意思。
这就多了几步重要步骤,特别是金属填充,这么小的尺度的孔隙进行填充效率很低,提高速度的话质量就很难控制。
而且线宽越小越麻烦。
高K栅介质AlGaN-GaN MOS-HEMT器件研究
高K栅介质AlGaN-GaN MOS-HEMT器件研究高K栅介质AlGaN/GaN MOS-HEMT器件研究近年来,随着电子设备的不断发展和网络的飞速发展,人们对高功率、高频率、高性能功率器件的需求越来越高。
尤其是在无线通信、雷达系统、太阳能转换器等领域,功率器件的可靠性和性能成为了关注的焦点。
其中,金属氧化物半导体场效应晶体管 (Metal-Oxide-Semiconductor Heterostructure Field-Effect Transistor,MOS-HEMT) 作为一种新型的功率器件,以其低电阻、高频响应和较高的开关速度等优点备受关注。
然而,传统的MOS-HEMT器件由于栅介质层的材料限制,其输出电容较大,从而限制了器件的高频性能。
为了解决这个问题,研究人员提出了使用高绝缘常数介质的方法 (High-k Dielectric Approach),即在传统的AlGaN/GaN材料结构中引入具有高绝缘常数的栅介质层。
这种高K栅介质AlGaN/GaN MOS-HEMT器件,具有更低的输出电容和更高的截止频率,因此其高频性能得到了有效提升。
高K栅介质AlGaN/GaN MOS-HEMT器件的研究主要包括以下几个方面。
首先,研究人员对高K栅介质的选择进行了探索。
高绝缘常数介质被引入到AlGaN/GaN材料结构中,以减小输出电容。
常用的高K栅介质材料包括氮化铝 (AlN)、氧化铝 (Al2O3)和二氧化钛 (TiO2)等。
通过比较不同高K栅介质材料的介电常数、界面特性和制备工艺等因素,选择最适合的高K栅介质材料。
其次,研究人员对高K栅介质层的制备方法进行了研究。
高K栅介质层的制备方法对于器件的性能至关重要。
常见的制备方法包括分子束外延 (MBE)、金属有机化学气相沉积(MOCVD) 和射频磁控溅射等。
通过优化工艺参数,如温度、厚度和退火条件等,来得到质量较高的高K栅介质层。
此外,研究人员还对高K栅介质AlGaN/GaN MOS-HEMT器件的电学性能进行了详细的研究。
高K介质技巧介绍[精彩]
高K介质技巧介绍[精彩]高k介质技术1概述:从第一块晶体管诞生到现在,微电子经过了长达60多年的发展,发展速度惊人。
在材料方面,第一代半导体技术以Si、Ge材料为代表的,紧接着开发出了化合物半导体,以砷化镓为代表。
近年来又开发出了宽禁带半导体材料,如SiC、ZnSe等,称其为第三代半导体技术。
在工艺方面,超细微加工技术日益完善,使生产达到了亚微米以上的更高的光刻技术。
高质量的超薄氧化层、新的离子注入退火技术、高电导高熔点金属及其硅化物和浅欧姆接触、晶体完整性的大直径芯片、低温加工等一系列技术的发展,极大地提高了芯片的集成度。
在今后的发展总,微电子技术主要有三个主要发展方向:1.继续增大晶圆尺寸和缩小特征尺寸;2.集成电路(IC)将发展成为系统芯片(SOC);3.微电子技术与其它领域相结合将产生新产业和新学科。
在增大晶圆尺寸和缩小特征尺寸这个技术下,会遇到如下挑战 :(1)继续增大晶圆尺寸技术(2)Sub-100nm光刻技术(3)互连线技术(4)新器件结构与新材料。
在寻求新材料方面,主要有以下几个问题:SOI材料、应变硅、高K介质、金属栅电极。
本文将就高K介质问题展开讨论,并最终得到自己的结论。
2高K介质遇到的问题随着集成电路集成度的不断提高,MOS 器件的特征尺寸进入到纳米领域时,随着器件特征尺寸的不断缩小器件性能逐渐趋近与物理极限。
因此,必须采用新的方法和新的技术提高器件的综合性能。
为了获得良好的器件性能,栅氧化层厚度也要相应的缩小。
对于纳米尺度的 MOS 器件,其栅氧化层厚度必须低于 3 nm,如此薄的氧化层会导致直接遂穿等一系列问题。
所以,选取高 k 材料代替传统的 SiO2 层,可以提高栅氧化层的物理厚度,大大减小直接遂穿电流。
高 k 材料因其大的介电常数,可实现在SiO2具有相同EOT的情况下,其实际厚度比SiO2大得多,从而解决了SiO2因接近厚度极限而产生的很多问题,成为代替SiO2的热门材料。
高K介质技巧介绍[精彩]
高K介质技巧介绍[精彩]高k介质技术1概述:从第一块晶体管诞生到现在,微电子经过了长达60多年的发展,发展速度惊人。
在材料方面,第一代半导体技术以Si、Ge材料为代表的,紧接着开发出了化合物半导体,以砷化镓为代表。
近年来又开发出了宽禁带半导体材料,如SiC、ZnSe等,称其为第三代半导体技术。
在工艺方面,超细微加工技术日益完善,使生产达到了亚微米以上的更高的光刻技术。
高质量的超薄氧化层、新的离子注入退火技术、高电导高熔点金属及其硅化物和浅欧姆接触、晶体完整性的大直径芯片、低温加工等一系列技术的发展,极大地提高了芯片的集成度。
在今后的发展总,微电子技术主要有三个主要发展方向:1.继续增大晶圆尺寸和缩小特征尺寸;2.集成电路(IC)将发展成为系统芯片(SOC);3.微电子技术与其它领域相结合将产生新产业和新学科。
在增大晶圆尺寸和缩小特征尺寸这个技术下,会遇到如下挑战 :(1)继续增大晶圆尺寸技术(2)Sub-100nm光刻技术(3)互连线技术(4)新器件结构与新材料。
在寻求新材料方面,主要有以下几个问题:SOI材料、应变硅、高K介质、金属栅电极。
本文将就高K介质问题展开讨论,并最终得到自己的结论。
2高K介质遇到的问题随着集成电路集成度的不断提高,MOS 器件的特征尺寸进入到纳米领域时,随着器件特征尺寸的不断缩小器件性能逐渐趋近与物理极限。
因此,必须采用新的方法和新的技术提高器件的综合性能。
为了获得良好的器件性能,栅氧化层厚度也要相应的缩小。
对于纳米尺度的 MOS 器件,其栅氧化层厚度必须低于 3 nm,如此薄的氧化层会导致直接遂穿等一系列问题。
所以,选取高 k 材料代替传统的 SiO2 层,可以提高栅氧化层的物理厚度,大大减小直接遂穿电流。
高 k 材料因其大的介电常数,可实现在SiO2具有相同EOT的情况下,其实际厚度比SiO2大得多,从而解决了SiO2因接近厚度极限而产生的很多问题,成为代替SiO2的热门材料。
高k栅介质/金属栅结构CMOS器件的等效氧化层厚度控制技术
I i p p r temot e et eerhao n r ecnrl f OT ( q ia n? xd hc— nt s a e,h s rcn sac ru dwol i t o t h r dn h ooE E uv l tO ieT i e k n s)i aosa MO ih k de c i i i et ae . h esn h eraeE T te es nn n — l C ce S hg il tc s n s gtd T erao sw yt d ces O , h e r v i o
收 稿 日期 :0 00 —6 2 1 — 2 1
c sst e tc n o y o o to fEOT n h g e e ti/ tlg t l cr d a t h e h ol g fc n r lo i i h k dilc rc me a a ee e to e COM S d v c . e i e Ke ywo ds r :Hi h k dil crc EOT;M ea ae e e to ;S a n i g g e e ti ; t lg t lc r de c ve g n
a h n ra c r i g t he p i i e ofs a i .Co e ue ty he g t e ka e c r e ti r a e i — nd t i ne c o d n o t rncpl c l ng ns q n l ,t ae l a g u r n nc e s s sg ni c n l n t e c e ome e s r la l .S he ta ii n lSi il crc c n no a if he i f a ty a d he d vie b c s ls ei b e o t r d to a O2 d ee ti a ts tsy t n x e e ai n p o e s n de e tg n r to r c s o .The h g i lcrc wild fn t l e a e S O2 a he g t i lc rc. i h k d ee ti l e ie y r plc i s t a e d e e ti i
高k材料
高k栅介质材料研究黄玲10092120107 摘要在传统的MOSFET中,栅介质材料大部分采用二氧化硅,因为SiO2具有良好的绝缘性能及稳定的二氧化硅—硅衬底界面。
然而对于纳米线宽的集成电路,需要高介电常数(高k)的栅极介质材料代替二氧化硅以保持优良的漏电性能。
这些栅极候选材料必须有较高的介电常数,合适的禁带宽度,与硅衬底间有良好界面和高热稳定性。
此外,其制备加工技术最好能与现行的硅集成电路工艺相兼容。
关键字:高介电常数;MOSFET;1.引言过去的几十年中,SiO2容易在硅表面氧化生长,工艺简,单热稳定性好,作为栅介质材料,是一种非常重要的绝缘材料。
但随着集成电路规模的不断增大,需要减小器件的特征尺寸。
对于给定的电压,增加电容量有两种途径:一种是减小栅绝缘层的厚度,一种是增加绝缘层的介电常数。
对于SiO2来说,由于其介电常数较小,只有3. 9 ,当超大规模集成电路的特征尺寸小于0. 1μm时,SiO2绝缘层的厚度必须小于2nm ,这时,无法控制漏电流密度。
而且,当SiO2薄膜的厚度小于7nm 时,很难控制这么薄SiO2薄膜的针孔密度。
另外SiO2难以扩散一些电极掺杂物,比如硼。
薄氧化层带来的另一个问题是,因为反型层量子化和多晶硅栅耗尽效应的存在,使等效电容减小,导致跨导下降。
因此,有必要研究一种高介质材料(又叫高- k 材料)来代替传统的SiO2。
2.1传统晶体管结构的瓶颈及转变方向进入21 世纪以来集成电路线宽进一步缩小,SiO2栅介质层厚度成为首个进入原子尺度的关键参数,由公式C=ε *ε0* A/Tox,为了保证CMOS 晶体管的功能特性,增大C,最直接的做法是降低二氧化硅的厚度Tox,然而当Tox很小时会产生以下问题:(1)漏电流增加,使MOSFET功耗增加。
(2)杂质扩散更容易通过SiO2栅介质薄膜,从栅极扩散到衬底,影响MOSFET参数,如阈值电压(3)因为反型层量子化和多晶硅栅耗尽效应的存在,使等效电容减小,导致跨导下降。
半导体highk介质
半导体highk介质半导体highk介质:突破半导体技术瓶颈的关键随着科技的不断进步,半导体技术在现代社会中扮演着至关重要的角色。
然而,随着电子设备的不断发展和功能的不断增强,传统的半导体材料面临着一系列的挑战。
其中之一就是电子绝缘层材料的性能限制。
为了克服这一问题,科学家们引入了半导体highk介质,这一技术的出现为半导体技术的发展带来了新的希望。
半导体highk介质是一种高介电常数的材料,用于替代传统的二氧化硅(SiO2)作为电子绝缘层材料。
传统的SiO2材料在绝缘层中起到了隔离电子的作用,但随着器件尺寸的不断缩小,SiO2材料的绝缘性能逐渐变差。
这是因为当绝缘层的厚度减小到纳米级别时,SiO2材料会出现隧穿效应,导致电子泄漏,从而影响器件的性能。
半导体highk介质的引入解决了这一问题。
高介电常数意味着这种材料在相同厚度下可以提供更好的绝缘性能。
这使得半导体器件可以在更小的尺寸下工作,从而实现更高的集成度和更低的功耗。
此外,半导体highk介质还具有较高的热稳定性和较低的介电损耗,使得器件在高温环境下能够更好地工作。
半导体highk介质的研究和应用已经取得了显著的进展。
目前,最常用的半导体highk介质是氧化铝(Al2O3)、氧化钇(Y2O3)和氧化铈(CeO2)等。
这些材料具有良好的绝缘性能和热稳定性,已经成功应用于各种半导体器件中,如晶体管、电容器和存储器等。
然而,半导体highk介质的应用仍然面临一些挑战。
首先,高介电常数的材料通常具有较高的介电损耗,这会导致信号传输的能量损失。
其次,高介电常数的材料在制备过程中往往需要较高的温度,这可能会对器件的性能和稳定性产生负面影响。
此外,半导体highk介质的制备工艺也需要进一步优化,以提高材料的质量和一致性。
为了克服这些挑战,科学家们正在不断探索新的半导体highk介质材料和制备工艺。
例如,研究人员正在研究具有更低介电损耗的高介电常数材料,以提高器件的性能。
栅极电介质材料的作用
栅极电介质材料的作⽤
据专家研究,根据摩尔定律,不仅晶体管的数量在⼀个集成电路每两年加倍,但晶体管的尺⼨也减⼩,在可预见的速率。
在该速率,我们将,CMOS晶体管的⼩型化会达到癸纳⽶尺度由2020相应地,栅极介电层厚度会收缩到⼩于半纳⽶氧化物等效厚度(EOT),以保持晶体管的正确操作,留下⾼k材料作为⽤于这样的⼩规模的EOT的唯⼀可⾏的解决办法。
纳⽶CMOS栅介质⼯程是采⽤从基础物理学有系统的流动设备和制造,包括MOS器件特性之间的关系直观的插图⽤材料的电⼦结构,提供与电⼦结构,如热稳定性,缺陷和能带结构相关的材料属性系统和严格审查。
引⼈⼊胜的内容和⽅法,纳⽶CMOS栅介质技术的解释却是⾼度可读的⽅式,并与众多直观的插图和表格补充这⼀切必要的物理学。
包括⾼k栅介质技术的⼏乎所有⽅⾯的纳⽶CMOS技术,这是⼀个完美的参考书研究⽣需要更好地了解发展中的技术,以及研究⼈员和⼯程师需要在微电⼦⼯程和材料科学取得领先。
此全⾯,最新的⽂本覆盖在物理,材料,设备和制造⼯艺的⾼k栅极电介质材料,纳⽶CMOS栅介质⼯程系统描述了基本的电⼦结构和过渡⾦属的其它材料特性和稀⼟类⾦属影响的绝缘膜,电介质/硅和电介质/⾦属栅极的接⼝,并且将得到的元件特性的电特性。
具体内容包括⾼k材料的热稳定性,缺陷密度,并与硅衬底较差初始界⾯中遇到的问题和解决⽅案。
该⽂还讨论了薄膜沉积,蚀刻及⾼k材料的制程整合在⼀个实际的CMOS⼯艺的精髓。
相关⽂章:Gate dielectric。
高k材料用作纳米级MOS晶体管栅介质薄层上
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高k栅介质材料制备技术研究进展
( 中北大 学 电子与计算机科学技术学院 仪器 科学 与动态测试教育部重点实验 室, 山西 太原 0 3 0 0 5 1 ) 摘 要 :随着半导体器件 特征尺寸 的不 断减小 , 传统 S i O 。 栅 介质减薄 到 1 n m以下时会导致栅 极漏 电流
增大 、 器件可靠性下 降等诸多 问题 , 已无法满 足 C MO S技术长远发 展要求 。因此 , 寻求 替代 S i O 。的新型 栅介质材料 , 减少器 件的隧穿 电流 , 提升可靠性 成为 C MO S技术 的发展 方 向。如何制 备化 学性质 稳定 、 性能优异 的栅 介质薄膜成 为高 k栅介 质材 料 亟待解 决 的 问题 。论述 了理 想高 k栅介 质材 料 的基 本要 求, 重点介绍 了高 k 栅介质材 料制备技术 的研究 进展 , 并分析指 出了高 k栅介质材 料制备技 术 的未 来发
( C o l l e g e o f E l e c t r o n i c s a n d C o mp u t e r S c i e n c e a n d T e c h n o l o g y , N o r t h Un i v e r s i t y
o f Ch i n a、 Ke y L a b o r a t o r y o f I n s t r u me n t a t i o n S c i e n c e & Dy n a mi c Me a s u r e me n t ,
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“半导体技术”2008年第二期趋势与展望93-高k材料用作纳米级MOS晶体管栅介质薄层(下)翁妍,汪辉98-塑封微电子器件失效机理研究进展李新,周毅,孙承松102-光电光窗的封接技术李成涛,沈卓身技术专栏(新型半导体材料)106-(Bi3.7Dy0.3)(Ti2.8V0.2)O12铁电薄膜的制备及退火影响唐俊雄, 唐明华, 杨锋, 等109-掺Al富Si/SiO2薄膜制备及紫外发光特性研究王国立, 郭亨群113-氧分压对锰掺杂氧化锌结构及吸收性能的影响杨兵初, 张丽, 马学龙, 等117-升级冶金级Si衬底上ECR-PECVD沉积多晶Si薄膜崔洪涛, 吴爱民, 秦福文, 等121-用XPS法研究SiO2/4H-SiC界面的组成赵亮, 王德君, 马继开, 等126-Al在生长InGaN材料中的表面活化效应袁凤坡, 尹甲运, 刘波, 等器件制造与应用129-4H-SiC MESFET直流I-V特性解析模型任学峰, 杨银堂, 贾护军133-6H-和4H-SiC功率VDMOS的比较与分析张娟, 柴常春, 杨银堂, 等137-智能LED节能照明系统的设计赵玲, 朱安庆141-InP基谐振隧穿二极管的研究李亚丽,张雄文,冯震,等144-氧化硅在改善双极型晶体管特性上的作用王友彬,汪辉工艺技术与材料147-低温退火制备Ti/4H-SiC欧姆接触陈素华, 王海波, 赵亮, 等151-精密掩模清洗及保护膜安装工艺赵延峰封装、测试与设备155-测量计算金属-半导体接触电阻率的方法李鸿渐,石瑛160-热超声倒装过程中的建模和多参量仿真李丽敏,吴运新,隆志力集成电路设计与开发164-微波宽带单片集成电路二分频器的设计与实现陈凤霞,默立冬,吴思汉167-基于分组网络结构NOC的蚁群路由算法陈青, 郝跃, 蔡觉平171-基于ARM+FPGA的大屏幕显示器控制系统设计陈炳权176-新型异步树型仲裁器设计徐阳扬,周端,杨银堂,等179-一种用于高速ADC的采样保持电路的设计林佳明,戴庆元,谢詹奇,等技术产品专栏183-飞思卡尔升级高品质车用i.MX应用处理器产业新闻184-综合新闻趋势与展望93-高k材料用作纳米级MOS晶体管栅介质薄层(下)翁妍,汪辉(上海交通大学微电子学院,上海200030)摘要:随着45nm及32nm技术节点的来临,高介电常数(high k)材料成为代替SiO2作为栅介质薄层材料的较好选择,但是大多数高k材料是离子金属氧化物,其基本物理性能和材料特性不仅导致了很多不可靠因素,还会造成电学性能的损失。
简述了高k材料的一些电学性能以及频率变化的电荷泵技术在高k栅介质薄层探测到的缺陷深度,总结了高k材料的基本限制及主要问题,并且介绍了未来技术节点的可能解决方案。
关键词:栅介质薄层;高介电常数;电学结果98-塑封微电子器件失效机理研究进展李新,周毅,孙承松(沈阳工业大学信息科学与工程学院,沈阳110023)摘要:塑封器件在现在的封装产业中具有无可比拟的优势,相关研究引起了人们广泛关注。
简要介绍了塑封微电子器件的发展史,以及国内外塑封器件可靠性的研究现状。
对塑封器件的主要失效机理研究进展进行深入探讨,如腐蚀、分层、开裂等,提出了几种提高塑封器件可靠性的措施。
论述了用于塑封器件质量评估的试验方法,并展望了塑封器件在军工领域的潜在应用前景。
关键词:失效机理;塑封;微电子器件102-光电光窗的封接技术李成涛,沈卓身(北京科技大学材料科学与工程学院北京100083)摘要:光电器件的封接技术作为MOEMS技术中的重要组成部分,影响着光电器件的应用和发展。
光窗是光电器件主要的封装形式之一,一直受到科学研究的重视。
新技术被不断地引入到光窗生产实践中,希望能够达到降低生产成本,提高光电器件性能的要求,并能形成统一的工业生产方法和标准。
介绍光电光窗封接技术在微电子封装中的应用及其所需要的一般条件。
比较现有各种光窗封接技术的优缺点,指出在此领域内未来封接技术的发展趋势。
关键词:微光机电系统;光窗;光电光窗封接技术技术专栏(新型半导体材料)106-(Bi3.7Dy0.3)(Ti2.8V0.2)O12 铁电薄膜的制备及退火影响唐俊雄,唐明华,杨锋,张俊杰,周益春,郑学军(湘潭大学材料与光电物理学院低维材料及应用技术教育部重点实验室,湖南湘潭411105)摘要:铁电材料在铁电存储器等领域具有良好的应用前景,受到极大的关注,其中铋层状铁电薄膜因为其良好的铁电性,得到了广泛的研究。
采用溶胶-凝胶法在Pt(111) / Ti / SiO2 / Si(100) 基底成功沉积出(Bi3.7Dy0.3)(Ti2.8V0.2)O12 (BDTV)的A、B位同时掺杂的铁电薄膜,发现这种双掺能够显著改善薄膜的铁电性。
研究了650~800℃不同退火温度下,BDTV铁电薄膜的铁电性能、晶体结构及表面形貌变化。
通过SEM分析发现,温度为750℃时,薄膜的颗粒生长较好,薄膜的铁电性能最佳。
关键词:BDTV铁电薄膜;溶胶凝胶;表面形貌;铁电性109-掺Al富Si/SiO2薄膜制备及紫外发光特性研究王国立,郭亨群(华侨大学信息科学与工程学院,福建泉州362021)摘要:采用射频磁控溅射技术制备出掺Al的富Si/SiO2复合薄膜,以不同退火温度对样品进行热处理。
对样品进行X射线衍射(XRD)、X 射线光电子能谱(XPS)、红外吸收光谱(FTIR)、光致发光(PL)和光致发光激发谱(PLE)检测。
结果表明SiO2薄膜中存在纳米Si 晶粒,并且含有AlO x成分。
室温下,可以观察到位于3.24~3.42eV 的较强紫外光致发光,其发光强度随退火温度和Al含量的变化而变化。
分析表明该发光带与SiO2中的氧空位缺陷有关,缺陷分布与纳米Si的形成以及不同Al含量的氧化有关,从而影响薄膜发光强度。
关键词:纳米硅/二氧化硅;铝掺杂;紫外光致发光;射频磁控溅射113-氧分压对锰掺杂氧化锌结构及吸收性能的影响杨兵初,张丽,马学龙,颜建堂(中南大学物理科学与技术学院,长沙410083)摘要:采用直流磁控溅射的方法,在玻璃衬底上沉积了Zn0.93Mn0.07O 薄膜,研究了氧分压对薄膜结构及吸收性能的影响。
X 射线光电子能谱(XPS)测试结果表明,Mn2+ 取代了ZnO 中的大部分Zn2+,但还掺杂有少量的MnO2 分子。
X射线衍射测试(XRD)结果显示,Zn0.93Mn0.70O 薄膜都具有高度的C轴择优取向,在氧分压为0.4时,薄膜具有最小的半高宽及最大的晶粒尺寸。
由于伯斯坦莫斯效应,Zn0.93Mn0.07O薄膜光吸收跃迁过程只能在价带态和费米能级附近及以上的导带空态之间发生,与纯ZnO薄膜吸收谱线相比,吸收边产生了蓝移,同时还伴随有导带尾跃迁的发生。
研究表明,这是由3d5多重能级的d-d跃迁而引起的。
经过计算,氧分压为0.4时,Zn0.93Mn0.07O 薄膜的禁带宽度是最大的,这可能是由交换作用的减弱而引起的。
关键词:锰掺杂氧化锌薄膜;磁控溅射;氧分压;吸收特性117-升级冶金级Si衬底上ECR-PECVD沉积多晶Si薄膜崔洪涛1a,c, 吴爱民1a,c, 秦福文1b,c, 谭毅1a,c, 闻立时1a,c, 姜辛1a,c,2(1.大连理工大学,a.材料科学与工程学院;b.物理与光电工程学院;c.三束材料改性国家重点实验室,辽宁大连 116024;2.锡根大学材料工程研究所,德国锡根57076)摘要:成功地应用电子回旋共振微波等离子体增强化学气相沉积(ECR-PECVD)法在升级冶金级Si衬底上175℃低温条件下沉积了一层优质多晶Si薄膜。
研究了压强、流量比对多晶Si薄膜质量的影响,并用Raman、RHEED、SEM、XRD对薄膜结晶性、晶粒大小及显微组织结构进行了表征。
发现在恒定气压下,结晶质量随流量比增大先变好后变差,即存在最佳流量比,0.16Pa对应10:5,而0.4Pa对应10:6.8。
关键词:硅衬底;电子回旋共振等离子体增强化学气相沉积;多晶硅薄膜121-用XPS法研究SiO2/4H-SiC界面的组成赵亮,王德君,马继开,陈素华,王海波(大连理工大学电子系,辽宁大连116023)摘要:利用X射线光电子谱(XPS)研究了高温氧化形成的SiO2/4H-SiC 界面的化学组成。
获取低浓度HF酸刻蚀速度基础上制备出超薄氧化膜(1~1.5 nm)样品,并借助标准物对照法辅助谱峰分析。
结果表明,高温氧化SiO2/4H-SiC界面,类石墨碳较多,除Si1+成分外,还存在Si2+和Si3+两种低值氧化物。
三种工艺处理后界面成分含量的对比,指出界面成分可通过合理工艺有效控制,以C-V测试曲线印证了界面成分减少对电学特性的改善。
关键词:二氧化硅/碳化硅;4H-碳化硅;X射线光电子谱;超薄氧化膜126- Al 在生长InGaN 材料中的表面活化效应袁凤坡,尹甲运,刘波,梁栋,冯志宏(河北半导体研究所,专用集成电路国家级重点实验室,石家庄050051)摘要:为了解决材料的界面平整度,改善材料的晶体质量,在Ⅲ-Ⅴ族氮化物(InGaN)材料的生长过程中,加入了Al掺杂剂。
实验发现,InGaN 材料的双晶衍射半宽从533 arcsec(非掺Al)下降到399 arcsec(轻掺Al),PL光谱半宽变窄,从21.4 nm(非掺Al)降为20.9 nm(轻掺Al)。
研究结果表明,Al作为活性剂明显提高了InGaN 材料质量,这将对改善LED和LD多量子阱材料和器件质量带来积极影响,目前还没有相关的文献报道。
关键词:金属有机物化学汽相淀积;氮化镓;铟镓氮;铝活性剂器件制造与应用129- 4H-SiC MESFET直流I-V特性解析模型任学峰,杨银堂,贾护军(西安电子科技大学微电子学院,宽禁带半导体材料与器件教育部重点实验室,西安 710071)摘要:提出了一种改进的4H-SiC MESFET非线性直流解析模型,基于栅下电荷的二维分布,对该模型进行了分析,采用多参数迁移率模型描述速场关系。
在分析了电流速度饱和的基础上,考虑沟道长度调制效应对饱和区漏电流的影响,建立了基于物理的沟道长度调制效应模型,模拟结果符合高场下漏极的MC(蒙特卡罗)计算的结果。
与以前的研究模型相比较,结果说明了该研究的有效性,饱和电流的结果与实测的I-V 特性更加吻合。
关键词:4H-碳化硅;射频功率金属半导体场效应晶体管;I-V特性;解析模型133- 6H-和4H-SiC 功率VDMOS 的比较与分析张娟,柴常春,杨银堂,徐俊平(西安电子科技大学西安微电子学院宽禁带半导体材料与器件教育部重点实验室,西安710071)摘要:采用二维器件模拟器ISE TCAD 7.0,对比研究了6H-SiC和4H-SiC VDMOS的基本特性。