第六章 异步时序电路
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
异步时序逻辑电路的设计步骤
异步时序逻辑电路的设计步骤
异步时序逻辑电路的设计步骤如下：
1. 定义问题：明确电路的功能和需求。
确定输入和输出信号的定义，以及电路应对不同输入信号的输出期望。
2. 状态图设计：根据问题的定义，设计状态转换图。
状态转换图描述了电路的不同状态以及在不同输入信号下的状态转换。
3. 状态表设计：将状态转换图转化为状态表。
状态表列出了电路的不同状态、输入信号和对应的下一个状态。
4. 确定逻辑功能：根据状态表，确定电路在不同状态和输入信号下的逻辑功能。
可以使用布尔代数和逻辑门来实现逻辑功能。
5. 电路设计：将逻辑功能转化为电路结构。
可以使用逻辑门、触发器和其他组合逻辑电路元件来实现电路的逻辑功能。
6. 时序分析：分析电路的时序特性，包括时钟信号的频率和占空比，以及不同信号之间的时间关系。
7. 时序优化：优化电路的时序响应，提高电路的性能和稳定性。
8. 时序验证：通过仿真和验证技术，验证电路的时序行为是否符合设计要求。
9. 物理布局：根据电路的结构和尺寸，进行电路的物理布局设
计。
10. 电路实现：将物理布局转化为实际的电路实现。
可以使用FPGA、ASIC等技术来实现电路。
11. 确认功能：通过测试和验证，确认电路的功能是否满足设
计要求。
12. 优化和调整：根据测试结果，对电路进行优化和调整，提
高电路的性能和稳定性。
13. 文档记录：对电路的设计过程和结果进行文档记录，包括
设计文档、测试报告等。
以上是异步时序逻辑电路的设计步骤，根据具体的问题和要求，可能会有所不同。
同步时序和异步时序电路
5 . 1 异步时序逻辑电路模型（一）异步时序逻辑电路的分类异步时序电路可以从不同的角度进行分类。
1•冲异步时序电路和电平异步时序电路输入信号有脉冲信号和电平信号两种。
所谓电平信号是以电平的高低来表示信号；而脉冲信号是以脉冲的有无来表示信号。
根据输入信号的不同，异步时序电路又分脉脉冲时序电路和电平异步时序电路两种。
如果加到异步时序电路的输入为脉冲，则称为脉冲异步时序电路；反之，如果输入信号为电平.则称为电平异步时序电路。
2.米勒电路和莫尔电路根据输出与输入的不同关系，异步时序电路有米勒电路和莫尔电路两种类型。
假如电路的输出状态不仅与输入状态有关，还与二次状态有关，这样的异步时序电路称米勒电路；如果电路的输出状态仅与二次状态有关，而与输入状态无关，这样的异步时序电路称为莫尔电路。
（二）异步时序逻辑电路的一般结构异步时序电路由组合电路和存储电路两部分组成。
脉冲异步时序电路的存储电路常采用触发器，它可以是时钟控制触发器，也可以是基本R-S触发器。
在使用时钟控制触发器时，触发器不被统一的时钟脉冲同步，每个触发器的时钟端作为一个独立的输入端。
电平异步时序电路的存储电路采用延迟元件，它可以是外加的延迟元件，也可以利用反馈回路的附加延迟。
脉冲异步时序电路与同步时序电路的主要差别是电路的状态改变方式不同，前者在输入信号的控制下改变状态，而后者却在同一时钟脉冲控制下改变状态。
这一差别导致了脉冲异步时序电路和同步时序电路在分析和设计方法上都有若干差别。
一、5 . 2 脉冲异步时序逻辑电路脉冲异步时序电路状态的改变直接依赖于输入脉冲，即每来一个输入脉冲，电路状态发生一次变化。
由于触发器没有公共的时钟脉冲来同步，电路状态的转换将不可预测。
为了使脉冲异步时序电路可靠工作，对脉冲异步时序电路的输入信号应作如下规定：（1）不允许在两个（或两个以上）输入端同时加输入脉冲；（2）第二个输入脉冲的到来，必须在第一个输入脉冲所引起的整个电路的响应完全结束之后。
异步时序电路
异步时序电路
异步时序电路是一种按照信号变化而变化的电路，是指在信号变化之后，电路内部切换状态的动作和电路变化之间没有固定的时间关系，只是
受控于信号的概念。
异步时序电路是电子电路中的一种经典的逻辑运算电路，结构比较简单，节省 special circuit，通过几个简单的门逻辑电路，可以实现复杂的功能。
异步时序电路的特性是不必要的同步设备，它的应
用非常广泛，可以应用于各种计算机系统，如中央处理器、控制器等。
异
步时序电路大大提高了处理机的处理速度，缩短了处理机的响应时间，因此，异步时序电路在计算机上发挥着重要的作用。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电路与逻辑 第6章
CP 1 2 3 4 5 6 7 8 9
A 111100000
Q1 0 1 1 0 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0
n 1 1
Q1n1 1 1 0 0 0 1 1 0 0
Q0n1 1 y0n211 0 1 0 1 0 1
状态表
现态 y1n次1态 Q1n1 Q0n1
yn2 1
器的逻辑功能及其应用； 5. 了解时序可编程器件。
厦门理工学院
6.1 时序逻辑电路基本概念 6.1.1 时序逻辑电路模型与分类
1. 时序电路的模型
时序逻辑电路由进行逻 辑运算的组合电路和起 记忆作用的存储电路组 成。电路模型如图。
输入信号 I，I=( I1，I2，···，Ii )
触发器或锁存器构成
其余五个状态为无效状态。 无论电路的初始能力称为自启动能力。
厦门理工学院
6.2 同步时序电路分析
6.2.2 同步时序逻辑电路分析举例
例6.2.3 根据状态图画出时序图
4. 确定其逻辑功能 由状态图可见，电路的有 效状态是三位循环码；
输出信号 O，O=( O1，O2，···，Oj )
激励信号 E，E=( E1，E2，···，Ek ) ——存储电路的输入信号
状态信号 S，S=( S1，S2，···，Sm ) ——存储电路的输出信号
输出方程组： O=f ( I，S) ——输出信号是输入I与状态S的函数
激励方程组： E= g ( I，S) ——激励信号是输入I与状态S的函数
Z↑借位操作
Z↓进位操作
4. 确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出
Z作为进位或借位操作。
厦门理工学院
6.2 同步时序电路分析
第六章 异步时序逻辑电路
② 状态化简
③ 状态编码
⑤ 画逻辑电路图
④ 确定激励函数 和输出函数
第六章 异步时序逻辑电路
二、举例 例 用T触发器作为存储元件，设计一个异步模8加1计数
器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。
解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。
⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
x/z
101
1/0
第六章 异步时序逻辑电路
相应二进制状态表为：
现态
y2 y1 y0
000 001 010 011 100 101 110 111
次态y2n+1y1n+1y0n+1 /输出Z
x=1
在确定激励函数和输出函数时，可将两个或两个以上 输入同时为1的情况作为无关条件处理。
⑵当存储电路采用带时钟控制端的触发器时，触发器的 时钟端应作为激励函数处理。设计时通过对触发器的时钟端 和输入端综合处理，有利于函数简化。
第六章 异步时序逻辑电路
⒉步骤 设过程与同步时序电路相同，具体如下：
① 形成原始状态图
001/0 010/0 011/0 100/0 101/0 110/0 111/0 000/1
第六章 异步时序逻辑电路
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为0，输入端T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。
根据状态表，可得到x为1时激励函数和输出函数真值表：
4.不允许两个或两个以上输入端同时出现脉冲。 对n个输入端的电路，其一位输入只允许出现n+1种取
异步时序逻辑电路
（2）状态真值表
现态 y2 0 y1 0 J2 激励函数 K2 J1 K1 时钟 cp2 cp1 次态 y2n+1 y1n+1
0
1 1
1
0 1
Z xy2 y1 J1 K1 1
J 2 K2 1
CP 1 x
CP2 y1
（3）状态表、状态转换图
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
第 六
章
异 步 时 序 逻 辑 电 路
6.1 异步时序逻辑电路的特点和分类
6.1.1 特点
1、电路不存在统一的时钟脉冲； 2、电路状态的改变，直接依赖于输入信号的变化； 6.1.2 分类 1、根据输入信号的形式
（1）脉冲型 （2）电平型
2、根据输出信号的依从关系
（1）Mealy型 （2）Moore型
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
作业3.15
CP A Q1 Q2
6.2 电 平 异 步 时 序 逻 辑 电 路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
异步时序逻辑电路
3
二、结 构
输 X1 入X 2 信 号 Xn
组合 逻辑电路
信 Fm号
F1 输 F2 出
三、描述
可用一组逻辑函数表达式进行描述其逻辑功能，函数表 达式可表示为 Fi = fi (X1,X2，…，Xn) i = 1,2,…,m 组合电路具有两个特点： ① 由逻辑门电路组成，不包含任何记忆元件； ② 信号是单向传输的，不存在反馈回路。
8
④ 功能评述 由真值表可知，该电路具有检查输入信号取值是否一致 的逻辑功能，一旦输出为1，则表明输入不一致。通常称该 电路为“不一致电路”。 由分析可知，该电路的设计方案并不是最简的。根据化 简后的输出函数表达式，可采用异或门和或门画出实现给定 功能的逻辑电路图如下图所示。
9
4.2
组合逻辑电路设计
4
四、特点
4. 1 组合逻辑电路分析
所谓逻辑电路分析，是指对一个给定的逻辑电 路，找出其输出与输入之间的逻辑关系。
一、分析的一般步骤 1. 根据逻辑电路图写出输出函数表达式 2. 化简输出函数表达式 3. 列出输出函数真值表 4. 功能评述与评价
5
逻辑符号复习
“与”门
“或”门
“非”门
“与非”门
“或非”门
解：设输入变量为A,B,C,D，输出函数为 F，当ABCD表示的 十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。 因为按照余3码的编码规则，ABCD的取值组合不允许 为0000、0001、0010、1101、1110、1111，故该问题为包 含无关条件的逻辑问题，与上述6种取值组合对应的最小 项为无关项，即在这些取值组合下输出函数F的值可以随 意指定为1或者为0，通常记为“d”。
12
①
第6章 异步时序逻辑电路
（2）求各触发器的次态方程。
Q0 Q1 Q2
n 1
（3）作状态转换表。
次态 Q2n+1Q1n+1Q0n+1 时钟脉冲 CP1 CP0,2
Q2 Q0 Q1 Q 2Q1Q0
n 1
现态 Q2Q1Q0
n 1
CP Q0 1
（4）作状态转换图
Q1Q0
000 001 010 011 100 010
x 1 1 1 1 1 1 1 1
现态 y3y2y1 000 001 010 011 100 101 110 111
激励函数 C3 T3 C2 T2 C1 T1 0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
n
（x由1→0时此式有效） （xQ1由1→0时此式有效）
n 1
（3）作时序图
CP2
Q2 Z
（4）作状态转换表。
现态 Q2Q1 次态 Q2n+1Q1n+1 输入 x
00 01 11
0 1 0
1 1 0
（5）作状态转换图
Q1Q0 /Z
三进制计数器 计数达到3时， Z输出“1”。
00
/1
01 /1
/0
R1 x3 x2 y2
S 2 x2 y 2 y1
输入 x1x2x3
100 100 100 100 010 010 010 010 001 001 001 001
S1 x1
现态 y2 y1
00 01 10 11 00 01 10 11 00 01 10 11
异步时序逻辑电路的分析知识
Q n1 n1
1
0
00 0
001
0
0
1
00 1
011
0
1
0
01 0
001
0
1
1
01 1
111
1
0
0
10 0
100
0
0
0
10 1
100
0
0
1
11 0
100
0
1
0
11 1
100
0
1
1
状态图
Q2n
Q1n Q0n
cp cp cp Q Q n1 2
Q n1
1
n1 0
2
1
0
000 0 0 1 0 0 1
001 0 1 1 0 1 0
010 0 0 1 0 1 1
011 1 1 1 1 0 0
100 1 0 0 0 0 0
101 1 0 0 0 0 1
110 1 0 0 0 1 0
111 1 0 0 0 1 1
Q2Q1Q0
000
001
101
100
4、拟定逻辑功能
011
电路是一种异步五进制加计数电路。
010
110
111
Q 2
CLK
Q Q Q Q CLK (Q Q Q )CLK
01
2
01
2
状态方程
Q n+1 Q ncp Q n cp
0
0
0
0
0
Q n+1 Q ncp Q n cp
1
1
1
1
1
Q n+1 Q ncp Q n cp
异步时序电路和同步时序电路
异步时序电路和同步时序电路哎呀，今天咱们聊聊异步时序电路和同步时序电路。
你可能会问，这两者有什么区别，听起来是不是挺无聊的？其实不然，这就像是两种不同性格的人，碰到一起，总能擦出火花。
先说说异步时序电路吧。
想象一下，一个聚会，大家都是自由散漫的那种，想来就来，想走就走，完全不受时间的束缚。
有人在角落里玩手机，有人在舞池里狂舞，气氛虽然热烈，但大家各自的节奏可就五花八门了。
异步电路就是这样的，它不依赖统一的时钟信号，输入信号一来，电路立马就响应，像是在说：“我就是要做自己！”这种电路灵活得很，像个自由奔放的小孩，随心所欲。
不过，这样的好处也有风险。
想想看，聚会里一旦有人喝多了，场面可就乱了套，容易出乱子。
再说说同步时序电路，这可就跟异步电路截然不同了。
想象一下，一个严格的舞蹈排练，大家都得听指挥，跟着节拍走。
统一的时钟信号就像是那位严厉的老师，时刻提醒大家：“跟上我的节奏！”每个输入信号的变化都要等到时钟信号的“允许”，这就保证了电路的稳定性和可靠性。
同步电路就像一个井然有序的团队，大家互相配合，做事情效率高得很。
虽然有时会觉得有点无趣，但保证了事情不出岔子，真是“稳如老狗”。
这两种电路各有千秋，选哪个还得看具体的场景。
异步电路那种自由度很适合处理突发的信号，就像是生活中的突发事件，有时候就是要灵活应对。
而同步电路呢，适合那些要求高精度和稳定性的场合，就像是在做手术，丝毫不能马虎。
可以说，选择哪种电路就像选对象，适合的才是最好的。
再说到设计上，异步电路的设计难度可不小哦。
要考虑到各种可能的信号变化和干扰，这就像是在解谜题，有点像侦探故事，时刻要小心翼翼。
而同步电路虽然设计起来相对简单，但也有自己的烦恼，时钟信号的频率得精准，不然就可能出现“时钟偏差”，那样可就悲剧了。
在实际应用中，异步电路多用于一些要求快速响应的场合，比如一些特殊的传感器或者高速数据处理。
而同步电路则更常见于电脑、手机等我们日常用到的电子产品，毕竟谁也不想在玩游戏的时候卡住，对吧？所以说，这两者就像是好搭档，互相补充，各自发挥着重要作用。
时序逻辑电路同步异步分析
计算状态表中触发器的次态时
应首先检查触发器的时钟是否有效，如果无效， 则触发器的次态保持原态不变；只当其时钟有效时， 才根据它的状态方程求出次态。
23
异步时序电路分析 例1
分析图 示的时 序逻辑 电路
解： 时钟方程 CP1=Q0 ， CP0=CP 激励方程 D1 Q1 , D0 Q0
状态方程
第六章 时序逻辑电路
时序逻辑电路基本概念 (6.1) 同步时序逻辑电路分析 (6.2) 异步时序逻辑电路分析 (6.4) 同步时序逻辑电路设计 (6.3)
典型的时序逻辑集成电路 (6.5)
时序电路的Verilog HDL描述(6.6) 时序可编程逻辑器件 (6.7)
1
6.1 时序逻辑电路基本概念
3
时序逻辑电路信号间的关系
I i j 组合 电路 k m E 存储电路 S O
I （I1 , … , Ii ) ： 外部输入信号 O（O1, … , Oj ) ：电路输出信号 E（E1, … , Ek) ： 存储电路的激励或驱动信号 S（S1, … , Sm ) ： 存储电路的状态信号 输入、输出及存 储电路信号之间 的逻辑关系： —— 输出方程 O =F1 ( I , S ) —— 激励(或驱动)方程 E =F2 ( I , S ) S n +1=F3 (E , S n ) —— 状态方程
K1 1
（Mealy型电路）
10
n 输出方程： Z ( X Q1 ) Q0n
（注：激励方程和输出方程中的上标n可以不写）
同步时序电路分析- 例1
(2)由激励方程求状态方程：
Q1
n1
n J1Q1 K1Q1n ( X Q0 ) Q1n
NO6异步时序电路
第六章 异步时序电路
分析步骤（4步）: (1) 根据电路写出输出方程和激励方程； (2) 作出状态流程表； (3) 作出时序图； (4) 说明电路的功能。
第25页
数字电路与数字逻辑
第六章 异步时序电路
例: 试分析下列电路. X1
X2
1
&
≥1
Z
& y τ Y
电路的激励方程和输出方程为: Z=Y= X1 X2 + X2y
•作状态转移真值表: Z=xQ2Q1 D1=Q2 CP1=x D2=Q2 CP2=xQ1 输入 x 1 1 1 1 现
Q2
注： CP为0表示无脉冲 CP为1表示有脉冲
态
Q1
激励函数 次 态 输出 CP2D2CP1D1 Q2(n+1) Q1(n+1) Z 0 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0
R 0 0 1 1 S 0 1 0 1
Q(n+1) Q(n) 1 0 d
注意转移真值表中
x1,x2 取值的意义和
组合情况。 次 态 输出 Z 0 1 0 0
第10页
现
Q
态 0 1 0 1
激励函数 R S 0 0 0 1 1 0 0 0
Q(n+1)
1 1 0 0
数字电路与数字逻辑
第六章 异步时序电路
• 作状态表和状态图
根据转移真值表可作出下列状态表和状态图
现 态 次 态/输出(Q(n+1)/Z) Q x1 x2
0 1
1/0 1/1
x1/0
0/0 0/0
x1/1
x2/0
0
x2/0
1
第11页
数字电路与数字逻辑
异步时序逻辑电路分析
7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。
在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。
这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。
这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。
分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。
①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。
~ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。
输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。
设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出`时钟脉冲Y CP2CP1$CP00000010》0010100《0100110?0111000\ 1000001…表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。
表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。
其余依此类推。
③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y 输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。
④状态转换图和时序图。
根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。
！。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
输入信号的变化指的是同时只有一个
电位信号有变化。
例如：某电位异步电路有两根输入线，其输
入信号的变化只能为(00)(01)(11)(10)。
电路有稳定状态和不稳定状态两种状态。
当(y1y2… )=(Y1Y2… )，只要输入信号不发生变
化，电路的状态一直可以保持下去，电路处于稳定
状态；当(y1y2… )(Y1Y2… )电路处于不稳定状态。
状态转换表
Qn2Qn1Qn0 Q2n+1 Q1n+1 Q0n+1
Q0n+1=Q2nQ0n Q1n+1=Q1nQ0n
（CP） （Q0 ）
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 0 0 0
0 1 1 0 0 1 1 0
1 0 1 0 0 0 0 0
J1 K1
Q1
J2 K2
Q2 Q2
CP
.
K0
Q1
时钟方程:
CP0 = CP2= CP J1=Q0n K1=1
CP1=Q0 J2=Q1nQ0n K2=1 （CP）
（Q0 ）
J0=Q2n 驱动方程： K0=1
状态方程：
Q0n+1=Q2nQ0n
Q1n+1=Q1nQ0n
Q2n+1=Q2nQn1Q0n（CP ）
CK2
CP QD
QC QB QA
1
2
3
4
5
6
7
.
.
. . .
QA QB QC Q D CP 74290 CK1 R0(1)R0(2) R9(1)R9(2) CK2
.
毛刺
【例2】用74290构成36进制计数器。 方法一
. . . .
QA QB QC QD
. .
QA Q B QC QD
74290 CK1 R0(1)R0(2) R9(1)R9(2) CK2
.
CP QA QB QC Q D CK2 CK1
6 7
8
1 0 0 1 1 0 1 0
1 0 1 1
74290 R0(1) R9(1)
.
9 10
1 1 0 0 0 0 0 0
5421码
用74290构成六进制计数器。 【例1】
. . .
QA QB QC QD CP
74290 CK1 R0(1)R0(2) R9(1)R9(2)
n
Q0
00 01 11 10 0 1 0 0 1 1 0
D0=Q0n+1=Q2nQ0n
Q1 n Q0 n Q2n 00 01 11 10 0 1 0 1 0
时钟方程: CP0 = CP2= CP CP1=Q0
Q1 n Q0 n Q2n 00 01 11 10 0 0 0 1 0 1 0
可预置的2—8—16异步计数器
74290 二—五分频十进制异步计数器
R9(1) R9(2)
CK1
CK2 R0(1) R0(2)
74290功能表
异步清零，不需要时钟。 没有保持功能，不
Vcc R0(2) R0(1) CK2 CK1 QA QD 14 13 12 11 10 9 8
74290
其它2—5—10异步计数器
可变进制的异步计数器
二、电位异步电路 特点： 输入信号是电位。
电路中的记忆元件一般采用带反馈的门电路。
X1 • • Xn • y1 • • • yi
△i
组合电路
• • •
• • •
Z1 Zm
Y1
Yi
△1
Y—激励信号
△— 反馈回路的延迟
y—二次信号
电位异步电路的特点
CP
74290 CK1 R0(1)R0(2) R9(1)R9(2)
CK2
.
.
. .
.
带有锁存器的电路
. . . .
QA Q B QC QD CP
01
. .
QA QB Q C QD 74290 CK1 R0(1)R0(2) R9(1)R9(2) CK2
.
74290 CK1 R0(1)R0(2) R9(1)R9(2)
1 0/0 1/1 1/1 1/1 (Y/Z)
Y=Z=X1X2+X2y
X1X2的变化只能为(00)(01)(11)(10)
1 3 5 6 7 2 4 R9(1) NC R9(2) QC QB NC GND
能同步扩展。
74290的应用
1、当输出QA与输入CK2相连， 计数脉冲从CK1输 入时， 电路作8421计数。
CP QDQCQBQA 0 1 0 0 0 0 0 0 0 1
0 0 1 0
.
QA QB QC Q D CK2 CP CK1
分析下面异步时序电路的逻辑功能。 【例】
.Z
+
真值表
输入 二次信号 输出
Y Z
.
X1 X1
+
X1X2
y
X2
X2
.
y
△
.
Y
Z
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 1
0 0 0 1 1 1 0 1
Y=Z=X1X2+X2y
状态转化表
Z=Q1nQ2nX
X CP1
..
00 1/1 1/0 10 1/0
X
CP2 Q1n+1 Q2n+1 1/0 Z
01
11
不能自启动的异步三进制计数器
2、脉冲异步电路的设计 【例】 试用D触发器设计一个异步五进制加法计数器。 Q1 n 时序图 驱动方程： n
CP Q0n+1 Q1n+1 Q2n+1
1 2 3 4 5 Q2
输入 二次信号 X1X2 y 输出 Y Z
X1 X y 20 0
01 11 10 0 0/0 0/0 0/0 1/1
(Y/Z)
1 0/0 1/1 1/1 1/1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 1
0 0 0 1 1 1 0 1
74290 R0(1) R9(1)
.
9 10
1 0 0 1 0 0 0 0
8421码
74290的应用
2、当输出QD与输入CK1相连， 计数脉冲从CK2输 入时， 电路作5421计数。
CP QAQDQCQB
0 0 0 0 0
1
2 3 4 5
0 0 0 1
0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0
第六章
一、脉冲异步电路
异步时序电路
特点： 输入信号是脉冲。
各触发器没有统一的时钟。 不允许有两条或两条以上的输入信号线同时
有输入脉冲。 例如：某脉冲异步电路有三根输入线，其输入状
态只有100、010、001三种。
1、脉冲异步电路的分析 分析下面异步时序电路的逻辑功能。 【例1】
J0
Q0
Q0
.
CK2
.
.
. .01
1 0
.
.
1 0
0 1
清零时间保持半个时钟。
方法二
综合因子法：36=49
. .
CP
QA QB Q C QD 74290 CK1 R0(1)R0(2) R9(1)R9(2) CK2 CK2
. .
.
.
.
QA QB QC Q D
.
.
74290 CK1 R0(1)R0(2) R9(1)R9(2)
X1X2,y=(00,0)、(01,0)、(11,0)
(01,1)、(10,1)、(11,1)
—稳定状态 X1X2,y=(10,0)、(00,1)
—不稳定状态
时序图
t0 t1
X1 X2 y Y Z
△t △t
X1
+
t2
t3
t4 t5
t6
X2
.
y
△
.
Y
Z
X1 X y 20 0
01 11 10 0 0/0 0/0 0/0 1/1
Q2n+1=Q2nQn1Q0n（CP ）
状态转换图
111
000 001 100 101 010 011 110
电路为异步五进制加法计数器
分析下面异步时序电路的逻辑功能。 【例2】
.
Q D
Q2 Q D
. .
Q1
Q CP
Q CP
Q1n+1=Q1n CP1=XQ2n Z Q2n+1=Q1n CP2=X
0 1
D2=Q2n+1=Q1nQ0n
D1= Q1n+1=Q1n
D2=Q2n+1=Q1nQ0n 电路图 D1= Q1n+1=Q1n D0=Q0n+1=Q2nQ0n
D0 Q0 CP0 CP Q0
D1 Q1 CP1 Q1
D2 Q2 CP2 Q2
3、集成化的异步计数器 74290 二—五分频十进制异步计数器 7492 二—六分频十二进制异步计数器 7493 二—八分频十六进制异步计数器