【数字电路课件】数字电子技术基础-5
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精品课件-数字电子技术-第5章
第5章 脉冲产生与变换电路
5.2.2 555
为置0输入端，当
R
=1时，555
R
=0时，定时器的输出OUT为0；当
R
（1） 当高触发端TH＞2 VCC，且低触发端 ＞ 1 VCC
TR
3
3
时，比较器C1输出低电平；C1输出的低电平将RS触发器置为0状
态，即Q=0，使得定时器的输出OUT为0，同时放 电管V
第5章 脉冲产生与变换电路
图5.9 题5.8图
第5章 脉冲产生与变换电路
每一种知识都需要努力， 都需要付出，感谢支持！
第5章 脉冲产生与变换电路 知识就是力量，感谢支持！
第5章 脉冲产生与变换电路 一一一一谢谢大家！！
第5章 脉冲产生与变换电路
（2） 当低触发端 TR ＜
1 VCC，且高触发端TH＜ 3
2 VCC时，比较器C2输出低电平；C2输出的低电平将RS触发
3
器置为1状态，即Q=1，使得 1 VCC 3
的输出OUT和放电管V
＞
TR
2VCC时，定时器
3
根据以上分析，可以得出555定时器的功能表(见表
则可以构成一个单稳态触发器。具体电路及工作波形如图5.3
第5章 脉冲产生与变换电路
图5.3 555 （a） 电路图; （b） 工作波形图
第5章 脉冲产生与变换电路
555
当触发脉冲uI下降沿到来时，
TR＜
1VCC，而 3
TH=uC =0，从555定时器的功能表不难看出，输出端OUT为高电
平，电路进入暂稳态，此时放电管V截止。由于V截
（注：放电管导通时灯灭，因为输出状态是低电平；放 电管截止时灯也灭，因为是高阻状态，所以不能用电平显示
数字电子技术基础 ppt 课件5精选全文
解：
由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。
（1）写各时钟方程
CP0=CP（时钟脉冲源的上升沿触发） CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变）
（2）写输出方程
（3）写各触发器的驱动方程
（4）写各触发器的次态方程
1、移位电路组成
（从Q3 向Q0移)
Q0端是串行输出端；
DIL是左移数据输入端；1DFra bibliotekC1FFD
Q3
1D
C1
FFC
Q2
1D
C1
FFB
Q1
1D
C1
FFA
Q0
CP
DIL
Q0Q1Q2Q3 端是并行输出端。
2、工作过程
例如：要移入D0D1D2D3
移状态表
Q0 Q1 Q2 Q3 DIL CP顺序
X X X D0
存入： 1 0 0 1
2、工作原理
存数指令
CP
Q0
Q1
Q2
Q3
D0
D1
D2
D3
1D
R
1D
R
1D
R
1D
R
RD
若输入信号 、 、 、 已被送到相应触发器的D端，当CP脉冲来到时，四个触发器的输出端 的电平分别等于端 、 、 、 的电平，这时输入信号就被寄存起来了。只要没有新的输入信号，触发器的状态就不会改变，也就是说，输入信号在寄存器中一直保持到下一个输入信号到达时为止。
K3 = Q2
=（Q3+Q2 ） Q1
Q3
Q2
Q1
Y
CP
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
数字电子技术基础第5章
第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)
数字电路数字电子技术第5章课件
5.2 触发器
D触发器的功能表
D
Qn
Qn+1
0
0
0
0
1
0
1
0
1
1
1
1
D触发器的特性方程为：Qn+1=D
功能
输出状态 同D状态
PPT学习交流
33
5.2 触发器
D触发器的 功能表
D
Qn
Qn+1
功能
0
0
0
0
1
0
输出状
1
0
1
态同D
1
1
1
状态
D触发器的状态转换图：
D=1
D=0
0
1
D=1
D=0
D触发器的驱动表
CP'
S
Q'
R
& G6 1 G9
Q'
& G8
Q
R
CP
S
有效翻转
PPT学习交流
21
3．触发器功能的几种表示方法
5.2 触发器
（1）特性方程
由功能表画出卡诺图得特性方程：
功能表
RS
00 00 01 01
10 10
11 11
Qn Qn+1
功能
00 11
保持
0
1 输出状态
1
1 同S状态
0
0 输出状态
1
0 同S状态
RS
00 00 01 01
10 10
11 11
功能表
Qn Qn+1
功能
0
0
11
保持
0
1 输出状态
精品课件-数字电子技术-第5章
第5章 时序逻辑电路
2) 输出方程表达了电路的外部输出与触发器现态及外部输入 之间的逻辑关系。需要特别注意的是输出Z与触发器的现态Ｑn 有关，而不是与次态Ｑn+1 3) 将1) 中得到的驱动方程代入触发器的特性方程中，得出 每个触发器的状态方程。状态方程实际上是依据触发器的不同 连接，具体化了的触发器的特性方程，它反映了触发器次态与 现态及外部输入之间的逻辑关系。
(1) ① 驱动方程:
T0=1 T1=Q0 T2=Q1Q0 ② 输出方程:
Z=Qn2Qn1Qn0
第5章 时序逻辑电路
③ 求状态方程。将驱动方程带入T
Qn1 T Qn
Q n1 0
T0
Q0n
Q0n
Q n1 1
T1
Q1n
Q0n
Q1n
Q1n Q0n
Q1nQ0n
Q n1 2
T2
Q2n
(Q0nQ1n ) Q2n
第5章 时序逻辑电路
表5-3 例5.1的状态转换表
第5章 时序逻辑电路
② 状态转换图。 由状态转换真值表可以画出状态转换图如图5-5(b)所示。 本例中，三个触发器共有八个状态000，001，…，111。本例 是Moore型电路， 按说输出Z应该画在状态框内，这里采用了 Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上
仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 简而言之， 电路的输出状态与时间顺序有关，因此称为时序 逻辑电路。时序逻辑电路具有“记忆”性， 意指必需具有 “记忆”功能的器件来记住电路过去的状态，并与输入信号一 起共同决定电路的输出。
时序逻辑电路的一般结构框图如图5-1所示。
第5章 时序逻辑电路
第5章 时序逻辑电路
数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
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04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
数字电子技术基础(第五版)第五章触发器PPT课件
在时钟信号下降沿时刻，触发器 接收输入信号并改变状态。实现 方法是在主从触发器的基础上，
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
数字电子技术 (5)
时序逻辑电路中的竞争与冒险因为时序逻辑电路通常都包含组合逻辑电路和存储电路两个部分，所以它的竞争－冒险现象也包含两个方面。
一方面是其中的组合逻辑电路部分可能发生的竞争－冒险现象。
产生这种现象的原因前面已介绍。
这种由于竞争而产生的尖峰脉冲并不影响组合逻辑电路的稳态输出，但如果它被存储电路中的触发器接收就可能引起触发器的误翻转，造成整个时序电路的误动作，这种现象必须绝对避免。
另一方面是存储电路（或者说是触发器）工作过程中发生的竞争－冒险现象，这也是时序电路所特有的一个问题。
在讨论触发器的动态特性时曾经指出，为了保证触发器可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求。
然而当输入信号和时钟信号同时改变，而且途经不同路径到达同一触发器时，便产生了竞争。
竞争的结果有可能导致触发器误动作，这种现象称为存储电路（或触发器）的竞争－冒险现象。
在图5-1的八进制异步计数器电路中，就存在这种存储电路的竞争－冒险现象。
图5-1八进制异步计数器计数器由3个JK 触发器FF l 、FF 2、FF 3及两个反相器G 1、G 2组成。
其中FF l 工作在J 1=K 1=1的状态，每次CP 1的下降沿到达时，FF l 都会翻转；FF 2工作在J 2=K 2=1的状态，所以每次1Q 由1跳变为0时，FF 2都要翻转；FF 3的时钟信号CP 3取自Q 1，输入端J 3=K 3=Q 2，而FF 2的时钟信号又取自1Q 。
因而当FF 1由0变成1时，FF 3的输入信号和时钟电平同时改变，导致了竞争－冒险现象的发生。
如果Q 1从0变成1时，Q 2的变化先于CP 3的上升沿到达，那么在CP 3=1的全部时间里，J 3和K 3的状态将始终不变，可以根据CP 3下降沿到达时Q 2的状态决定FF 3是否翻转。
由此，可得到的状态转换表见表5-13，显然电路是八进制计数器。
表5-1图5-1电路的状态转换表（一）计数顺序电路状态Q 1Q 2Q 3000011102011310140015111601071008000如果Q l从0变成1时，CP3的上升沿先到达FF3，而Q2的变化在后。
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第五章
触发器
5.1 基本RS触发器（SR锁存器） 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
触发器： 是能够存储一位二进制信息的基本单元，
是构成时序逻辑电路的基本逻辑部件。
它有两个稳定的状态：0状态和1状态 在不同的输入情况下，它可以被置成0状态 或1状态； 当输入信号消失后，所置成的状态能够 保持不变。 根据逻辑功能的不同，触发器可以分为RS触发器、D 触发器、JK触发器、T和T´触发器； 按照结构形式的不同，又可分为基本RS触发器、同步 触发器、主从触发器和边沿触发器。
第五章
触发器
5.1 基本RS触发器 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
一
同步触发器（电平触发的触发器）
(一)同步RS触发器
Q G1 & Q & G2 Q Q S CP Q Q R 1S C1 1R Q Q
S
G3 & S
R
& G4
CP R (a) 逻辑电路
S CP R (b) 曾用符号
Q
Q n +1 = Q n 保持 Q n +1 = Q n 保持 Q n +1 = 1 置 1 Q n +1 = 0 置 0
不允许
0 1 1 1 0 0 不用 不用
特性 方程
n +1 n Q = S + RQ RS = 0
CP=1期间有效
主 要 特 点
（ 1 ）时钟电平控制。在 CP ＝ 1 期间接收输入信号， CP＝0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （ 2 ） R 、 S 之间有约束。不能允许出现 R 和 S 同时为 1 的情况，否则会使触发器处于不确定的状态。
G1 & G3 Qm G5 & G7 S (a)
& G2 G4
& 从触发器 &
CP 1 G9
Qm & G6 G8 CP
& 主触发器 & R 逻辑电路
Q
Q
G1 & G3 Qm G5 & G7 S
& G2 G4
& 从触发器 &
CP 1 G9
Qm & G6 G8 CP
& 主触发器 & R
（2）输出信号过程 CP 下降沿到来时，主触发器控 制门G7、G8封锁，在CP=1期间接 收的内容被存储起来。同时， 从触发器控制门G3、G4被打开， 主触发器将其接收的内容送入 从触发器，输出端随之改变状 态。在 CP=0 期间，由于主触发 器保持状态不变，因此受其控 制的从触发器的状态也即 Q 、 Q 的值当然不可能改变。
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为波形图 R S Q Q 置1 保持 置1 置0 置1 不允许 置1
思考：与p218例题有何不同?
由或非门构成的基本RS触发器 SD 0 0 0 0 1 1 1 1 RD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1
工作原理
Q
0
1
Q
R 0
S 1
Q 0
&
&
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称为触发器置0或复位。R端称为触发 器的置0端或复位端。
Q
1
0
Q
R 0 1
S 1 0
Q 0 1
&
&
保持
Q n +1 = 0 Q n +1 = 1 Q n +1 = Q n
置0 置1 翻转
CP
时 序 图
J K Q
Q n +1 = 0
置0
Q n +1 = 1
置1
Q n +1 = Q n
保持
次态Qn+1的卡诺图
nRS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1
特性方程
n +1 n n = ( S ) + RQ = S + RQ Q 约束条件 R + S = 1
触发器的特性方程:就是触发器次态Qn+1与输 入及现态Qn之间的逻辑关系式
CP 1 0 S 0 R 0 t 2 3 4 5 6
t
t
Qm 0 Q 0 t
t
(二)主从JK触发器
Q Q
将
S = JQ n
R = KQn
G1 & G3 & Qm G5 & G7 & J 主 从
& G2 & G4 Qm & G6 & G8 K CP 1 G9
代入主从RS触发器的特性方程， 即可得到主从JK 触发器的特性 方程：
Q 1
？
1 Q
R 0 1 1 0
R
S 1 0 1 0
Q 0 1 不变 不定
&
&
S
0
0
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
n
Q
n+1 n
功能
× 0 1 0 1 0 1 0 1
Q
Q n +1 = Q n 保持 Q n +1 = Q n 保持 Q n +1 = 0 置 0 Q n +1 = 1 置 1 Q n +1 = Q n 翻转
0 1 0 0 1 1 1 0
JK=00时 不变 JK=01时 置0 JK=10时 置1 JK=11时 翻转
状态图
描述触发器的状态转换关系及转换条件的图形称为状态图
10/ ×1/ 0 01/ 1
RS
1×/
①当触发器处在0状态，即Qn=0时，若输入信号RS ＝01或 11，触发器仍为0状态； 若 RS＝10，触发器就会翻转成为1状态。 ②当触发器处在1状态，即Qn=1时，若输入信号RS ＝10或 11，触发器仍为1状态； 若 RS＝01，触发器就会翻转成为0状态。
JK=1 ×
状 态 图
0×/
0
1
×0/
×1/
CP
波 形 图
J K Q Q
在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的 不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。
(三)同步D触发器（D锁存器）
Q G1 & G3 & S D (a) 1 CP D 触发器的构成 (b) Q G2 Q G1 & G3 & S D Q G2 Q Q
不定态
逻辑符号
Q Q Q ，从根本上解决了输入 信号直接控制的问题，具有 CP ＝ 1 期间接收输入信号， CP下降沿到来时触发翻转的 特点。但其仍然存在着约束 问题，即在 CP ＝ 1 期间，输 入信号R和S不能同时为1。
Q S S (b) CP
Q R R 1S C1 1R S (c) CP R
CP
曾用符号
国标符号
例1：已知负边沿翻转的主从RS触发器的时钟信号和输入信 号如图所示，试画出 Q 和 Q 端的波形，设触发器的初态 为Q=0。
cp
S 0 R 0 Qm 0 Q 0 Q 0
t
t
t
t
t
t
CP 0
例2：已知负边沿翻转的主从RS触发器的时钟信号和输入信 号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。
特性方程
Q n + 1 = S + RQ n RS = 0
CP下降沿到来时有效
主从RS触发器的特性表
CP S R × × × 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 Qn × 0 0 1 1 0 0 1 0 0 1 1 1 0 1* 1 1*
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q
0 1
0 1 Q
R 0 1 1
S 1 0 1
Q 0 1 不变
&
&
S
1
1
R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
第五章
触发器
5.1 基本RS触发器（SR锁存器） 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
信号输出端，Q=0、Q=1的状态称0状态， Q=1、Q=0的状态称1状态。
电 路 组 成 和 逻 辑 符 号
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
信号输入端，低电平有效。
Q J CP
Q K 1J C1 1K
J CP K (b) 曾用符号
J CP K (c) 国标符号
将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK 触发器的特性方程：
Q
n +1
= S + RQ = J Q + KQ Q
触发器
5.1 基本RS触发器（SR锁存器） 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
触发器： 是能够存储一位二进制信息的基本单元，
是构成时序逻辑电路的基本逻辑部件。
它有两个稳定的状态：0状态和1状态 在不同的输入情况下，它可以被置成0状态 或1状态； 当输入信号消失后，所置成的状态能够 保持不变。 根据逻辑功能的不同，触发器可以分为RS触发器、D 触发器、JK触发器、T和T´触发器； 按照结构形式的不同，又可分为基本RS触发器、同步 触发器、主从触发器和边沿触发器。
第五章
触发器
5.1 基本RS触发器 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
一
同步触发器（电平触发的触发器）
(一)同步RS触发器
Q G1 & Q & G2 Q Q S CP Q Q R 1S C1 1R Q Q
S
G3 & S
R
& G4
CP R (a) 逻辑电路
S CP R (b) 曾用符号
Q
Q n +1 = Q n 保持 Q n +1 = Q n 保持 Q n +1 = 1 置 1 Q n +1 = 0 置 0
不允许
0 1 1 1 0 0 不用 不用
特性 方程
n +1 n Q = S + RQ RS = 0
CP=1期间有效
主 要 特 点
（ 1 ）时钟电平控制。在 CP ＝ 1 期间接收输入信号， CP＝0时状态保持不变，与基本RS触发器相比，对触 发器状态的转变增加了时间控制。 （ 2 ） R 、 S 之间有约束。不能允许出现 R 和 S 同时为 1 的情况，否则会使触发器处于不确定的状态。
G1 & G3 Qm G5 & G7 S (a)
& G2 G4
& 从触发器 &
CP 1 G9
Qm & G6 G8 CP
& 主触发器 & R 逻辑电路
Q
Q
G1 & G3 Qm G5 & G7 S
& G2 G4
& 从触发器 &
CP 1 G9
Qm & G6 G8 CP
& 主触发器 & R
（2）输出信号过程 CP 下降沿到来时，主触发器控 制门G7、G8封锁，在CP=1期间接 收的内容被存储起来。同时， 从触发器控制门G3、G4被打开， 主触发器将其接收的内容送入 从触发器，输出端随之改变状 态。在 CP=0 期间，由于主触发 器保持状态不变，因此受其控 制的从触发器的状态也即 Q 、 Q 的值当然不可能改变。
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为波形图 R S Q Q 置1 保持 置1 置0 置1 不允许 置1
思考：与p218例题有何不同?
由或非门构成的基本RS触发器 SD 0 0 0 0 1 1 1 1 RD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn+1
工作原理
Q
0
1
Q
R 0
S 1
Q 0
&
&
S
1
0
R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1； 再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成0状态，这种情况称为触发器置0或复位。R端称为触发 器的置0端或复位端。
Q
1
0
Q
R 0 1
S 1 0
Q 0 1
&
&
保持
Q n +1 = 0 Q n +1 = 1 Q n +1 = Q n
置0 置1 翻转
CP
时 序 图
J K Q
Q n +1 = 0
置0
Q n +1 = 1
置1
Q n +1 = Q n
保持
次态Qn+1的卡诺图
nRS
Q 0 1 00 × × 01 0 0 11 0 1 10 1 1
特性方程
n +1 n n = ( S ) + RQ = S + RQ Q 约束条件 R + S = 1
触发器的特性方程:就是触发器次态Qn+1与输 入及现态Qn之间的逻辑关系式
CP 1 0 S 0 R 0 t 2 3 4 5 6
t
t
Qm 0 Q 0 t
t
(二)主从JK触发器
Q Q
将
S = JQ n
R = KQn
G1 & G3 & Qm G5 & G7 & J 主 从
& G2 & G4 Qm & G6 & G8 K CP 1 G9
代入主从RS触发器的特性方程， 即可得到主从JK 触发器的特性 方程：
Q 1
？
1 Q
R 0 1 1 0
R
S 1 0 1 0
Q 0 1 不变 不定
&
&
S
0
0
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
n
Q
n+1 n
功能
× 0 1 0 1 0 1 0 1
Q
Q n +1 = Q n 保持 Q n +1 = Q n 保持 Q n +1 = 0 置 0 Q n +1 = 1 置 1 Q n +1 = Q n 翻转
0 1 0 0 1 1 1 0
JK=00时 不变 JK=01时 置0 JK=10时 置1 JK=11时 翻转
状态图
描述触发器的状态转换关系及转换条件的图形称为状态图
10/ ×1/ 0 01/ 1
RS
1×/
①当触发器处在0状态，即Qn=0时，若输入信号RS ＝01或 11，触发器仍为0状态； 若 RS＝10，触发器就会翻转成为1状态。 ②当触发器处在1状态，即Qn=1时，若输入信号RS ＝10或 11，触发器仍为1状态； 若 RS＝01，触发器就会翻转成为0状态。
JK=1 ×
状 态 图
0×/
0
1
×0/
×1/
CP
波 形 图
J K Q Q
在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的 不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。
(三)同步D触发器（D锁存器）
Q G1 & G3 & S D (a) 1 CP D 触发器的构成 (b) Q G2 Q G1 & G3 & S D Q G2 Q Q
不定态
逻辑符号
Q Q Q ，从根本上解决了输入 信号直接控制的问题，具有 CP ＝ 1 期间接收输入信号， CP下降沿到来时触发翻转的 特点。但其仍然存在着约束 问题，即在 CP ＝ 1 期间，输 入信号R和S不能同时为1。
Q S S (b) CP
Q R R 1S C1 1R S (c) CP R
CP
曾用符号
国标符号
例1：已知负边沿翻转的主从RS触发器的时钟信号和输入信 号如图所示，试画出 Q 和 Q 端的波形，设触发器的初态 为Q=0。
cp
S 0 R 0 Qm 0 Q 0 Q 0
t
t
t
t
t
t
CP 0
例2：已知负边沿翻转的主从RS触发器的时钟信号和输入信 号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。
特性方程
Q n + 1 = S + RQ n RS = 0
CP下降沿到来时有效
主从RS触发器的特性表
CP S R × × × 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 Qn × 0 0 1 1 0 0 1 0 0 1 1 1 0 1* 1 1*
S
0
1
R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
Q
0 1
0 1 Q
R 0 1 1
S 1 0 1
Q 0 1 不变
&
&
S
1
1
R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
第五章
触发器
5.1 基本RS触发器（SR锁存器） 5.2 其他类型触发器 5.3 不同类型触发器之间的转换
信号输出端，Q=0、Q=1的状态称0状态， Q=1、Q=0的状态称1状态。
电 路 组 成 和 逻 辑 符 号
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
信号输入端，低电平有效。
Q J CP
Q K 1J C1 1K
J CP K (b) 曾用符号
J CP K (c) 国标符号
将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK 触发器的特性方程：
Q
n +1
= S + RQ = J Q + KQ Q