适用于半速率CDR改进型VCO的设计与实现

适用于半速率CDR改进型VCO的设计与实现唐世民1,2,何小威2,陈吉华2,陈怒兴2(11西南电子电信研究所,成都610041;21国防科技大学计算机学院微电子与微处理器研究所,长沙410073)摘要:在0113μm数字C M OS工艺下设计实现了一种改进型的差分振荡器电路,该电路采用四级环形结构,其中心工作频率为1125GH z,版图面积为50μm×50μm,工作范围111～114GH z,VC O的增益约为300MH z/V,在112V电源电压下、工作频率为1125GH z时的平均功耗约为10mW。

版图后模拟结果表明,该VC O输出的四相时钟信号间隔均匀,占空比接近50%,可适用于基于P LL的215G bps的半速率时钟数据恢复电路。

关键词:压控振荡器;时钟数据恢复;半速率中图分类号:T N752 文献标识码:A 文章编号:10032353X(2008)0120035204Design and Implementation of Improved VCO for H alf2R ate CDR Circuit T ang Shimin1,2,He X iaowei2,Chen Jihua2,Chen Nuxing2(1.Institute o f Southwest Electron.&Telecom.Technics,Chengdu610041,China;2.Institute o f Micro2Electronic&Micro2Processor,NUDT,Changsha410073,China)Abstract:An im proved full differential four stage ring VC O was developed,with50μm×50μm chip area.The VC O is realized in0113μm digital C M OS process,and its center frequency is1125GH z.The operating frequency range of the VC O is111to114GH z with the gain of300MH z/V.The average power consum ption is about10mW at a supplied v oltage of112V and an operating frequency of1125GH z.The post simulation result shows that the output quadrature phase clocks are evenly spaced with alm ost50%duty cycle,and can be used in a half2rate clock and data recovery circuit based on P LL.K ey w ords:VC O;clock and data recovery;half2rateEEACC:2570D0　引言随着信息技术的不断发展,高密度计算、网络通信、密集图像处理、海量数据传输等应用对I/O 带宽以及芯片间通讯速度的需求越来越高。

为了提升I/O带宽以及芯片间的通信速度,解决I/O带宽不足所带来的系统性能瓶颈问题,国际上研发出了多种高速串行传输协议。

在串行传输技术中,时钟数据恢复电路(C DR)是其中最关键的部分之一。

VC O是C DR电路中的重要部件,因此设计与实现一款高性能的VC O在整个C DR电路设计中就显得特别重要。

1　电路结构在0113μm数字C M OS工艺下设计实现了一款图1　半速率双环路C DR结构技术专栏T echnology C olumn改进型的四级环形差分VC O 电路,可适用于如图1所示的215G bps 的半速率C DR 电路。

版图模拟结果显示,电路输出0°～180°之间的四相时钟信号间隔均匀,占空比好,可满足半速率鉴相器以及半速率数字式自动调相鉴频器(DQFD )的需要。

采用差分结构的VC O ,其电路延迟单元差分结构抗噪声能力强。

传统VC O 的基本差分延迟单元如图2所示,其结构是一个带对称负载的差分反相器,延迟单元有一个尾电流源。

为了保证差分对完全可切换,必须保证尾电流管M 7始终工作在饱和状态,即V b -V p <V TH ,因此必须为尾电流源提供一个精确的偏置电压。

此外,随着工艺的进步,电源电压不断降低,在0113μm 工艺下,电源电压只有112V ,而尾电流源消耗的电压裕度使得整个电路的性能下降很快。

图2　传统的差分延迟单元为了改进传统差分延迟单元的缺点,降低1/f 噪声,文献[1]提出了一种新的不带尾电流源的差分延迟单元,如图3所示。

图3　不带尾电流源的差分延迟单元为了得到具有低抖动特性VC O 输出,VC O 的延迟单元应具有低敏感度和高抗噪声的能力,同时为了提高VC O 的线性度,应使其负载管具有较好的I 2V 特性曲线。

图2所示的延迟单元使用M OS 管作负载管,其对控制电压非常敏感,而且I 2V 特性曲线也不能满足要求。

基于以上分析,提出了一种改进的延迟单元,其管级结构如图4所示。

图4　本文提出的改进后的差分延迟单元2　电路原理如图4所示的延迟单元由六管组成,其中交叉耦合的PM OS 管M 3和M4确保在没有尾电流源的情况下延迟单元能实现差分操作,辅助PM OS 管M 5和M 6用于控制VC O 的振荡频率。

另外,VC O 输出的是轨到轨的信号,因此不需要额外的电平转换电路,没有尾电流源,也就不需要设计精确的自偏置电路。

M 3管和M 4管组成的latch 有助于减少VC O 的抖动[223]。

PM OS 管M 5和二极管连接的PM OS 管M 7并联组成对称负载,该对称负载的I 2V 特性曲线关于控制电压的摆幅中心对称,如图5所示。

图5　对称负载的I 2V 曲线对负载I 2V 曲线的分析表明,其有效电阻(R eff )与V ctrl 偏置的PM OS 管小信号电阻成正比,即等于其跨导g m 的倒数。

所以该差分延迟单元的延迟时间为t d =R eff C eff =1g mC eff (1)式中C eff 为延迟级的有效输出电容。

控制管的漏电流为I d =k p2[(V DD -V ctrl )-V tp ]2(2)式中,k p =μp C ox W pL p是一个与工艺及M OS 管宽长比唐世民　等:适用于半速率C DR 改进型VC O 的设计与实现相关的参数,将I d 对控制电压V ctrl 求导g m =k p [(V DD -V ctrl )-V tp ](3)将上式代入式(1),得延迟时间t d =C effk p [(V DD -V ctrl )-V tp ](4)所以,N 级延迟单元构成的VC O 的振荡频率为f OSC =12N ・t d=k p [(V DD -V ctrl )-V tp ]2N ・C eff(5)VC O 的增益为K VCO =9f OSC 9V ctrl =-k p2N ・C eff(6)因此,K VCO 与延迟单元的偏置电流无关,具有一阶线性调谐特性。

为了使VC O 起振,必须满足以下“巴克豪森准则”H (j ωo )≥1∠H (j ωo )=180°而每级差分放大器只能产生不超过90°的相移,因此三级及以上差分延迟环可以产生振荡,但随着级数的增加,面积和功耗会相应增加,并且环路的抗噪声能力减弱。

因此,本VC O 采用四级延迟环实现,结构如图6所示。

该结构的VC O 能产生四相等间隔时钟提供给DQFD 使用。

图6　四级差分环行振荡器的结构在使用半速率结构的C DR 中,需要同时利用时钟信号的上下沿对数据进行采样,因此对时钟信号的形态要求很高。

如图7所示的输出缓冲电路能图7　占空比调节电路够改善时钟输出的上升下降时间以及输出电压摆幅,该电路将电压摆幅仅为0125～1120V 的输入信号转换成摆幅可达到0～112V 的输出,使之满足电路对时钟信号的要求,其模拟结果如图8所示。

图8　占空比调节电路模拟波形3　版图实现及模拟结果图9为VC O 核心电路的版图实现。

VC O 电路是整个C DR 的核心电路,同时也是最敏感、最易受到噪声干扰及影响的电路,因此在版图布局时要特别注意各差分单元之间的布局,使得每一个差分单元保持对称,并且各级差分延迟单元之间的连接也要特别注意,否则都会使差分结构的信号路径有不同的延迟,从而造成VC O 电路的噪声干扰,形成所谓的抖动问题。

另外,如果没有面积上的考虑,尽可能使VC O 电路要和其它数字电路相隔一段距离,或者是使用保护环来抑制噪声耦合的问题。

图9　VC O 的版图布局对整个电路进行SPICE 模拟,得到VC O 的输出波形如图10所示。

可以看出,输出的各路时钟具有很好的占空比,并且各相时钟之间的间隔也很均匀。

对控制电压进行瞬态扫描,得到每一个控制电压点下的振荡频率,得到的VC O 振荡频率与控制电压之间的转换函数如图11所示。

唐世民　等:适用于半速率C DR 改进型VC O 的设计与实现图10　VC O输出的多相时钟信号图11　VC O 的控制电压和振荡频率之间的转换函数曲线4　结论基于0113μm 标准C M OS 工艺,设计了一款改进型的差分压控振荡器电路,该电路通过去掉传统差分延迟单元中的尾电流源,克服了低电源电压设计下电压裕度不够的问题,同时通过使用对称负载,使得该振荡器具有良好的抗电源噪声能力。

模拟结果表明,该振荡器不仅具有很好的占空比,并且具有很好的线性度。

其工作速度为1125GH z ,可用于基于P LL215G bit/S 的半速率C DR 。

参考文献:[1]LEE J ,KI M B.Low 2noise fast 2lock phase 2locked loop withdaptive bandwidth control[J ].IEEE J SSC ,2000,35(8):112821136.[2]WEIG ANDT T C ,KI M B ,G RAY P R.Analysis of timing jitterin C M OS ring oscillators [C ]∥IEEE Int Symp Circuits and Systems.London ,UK,1994,(4):27230.[3]P ARK C H ,K I M B.A low 2n oise 9002MH z VC O in 0.62mC M OS[J ].IEEE J SSC ,1999,34(5):5862591.(收稿日期:2007207206)作者简介:唐世民(1981—),男,湖南东安人,硕士,主要研究方向为高速串行通信电路;何小威(1980—),男,湖北襄樊人,博士研究生,主要研究方向为高频锁相环与时钟处理;陈吉华(1963—),男,湖南邵东人,教授,主要研究方向为大规模集成电路设计及自动化。