六位十进制计数器设计(DOC)

河南科技学院新科学院电子课程设计报告

题目：六位十进制计数显示器

专业班级：电气工程及其自动化113班

姓名：吕志斌

时间：2013.05.27 ～2013.06.05

指导教师：邵锋张伟

完成日期：2013年06月05 日

6位十进制计数显示器设计任务书

1．设计目的与要求

设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能：

（1）能够实现0-999999的计数并显示；

（2）具备计数数据的锁存功能；

（3）采用数码管显示；

（4）具备复位清零功能。

2．设计内容

（1）画出电路原理图，正确使用逻辑关系；

（2）确定元器件及元件参数；

（3）电路仿真；

（4）SCH文件生成与打印输出；

（5）PCB文件生成与打印输出。

3．编写设计报告

写出设计的全过程，附上有关资料和电路图，有总结体会。

4．答辩

在规定时间内，完成叙述并回答问题。

目录

1.引言 (1)

2.总体设计方案 (1)

2.1设计思路 (1)

2.2总体设计框图 (1)

3.设计原理分析 (1)

3.1计数器所用元器件74LS47 (1)

3.2译码显示电路所用器件 (3)

3.3译码显示电路工作原理分析 (4)

3.4锁存电路工作原理及器件 (4)

4.调试与仿真 (4)

5.体会与总结 (5)

参考文献 (5)

附录1仿真图 (6)

附录2原理图 (7)

6位十进制计数器设计

摘要：本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具备锁存复位清零功能的显示电路。具有结构简单，原理清晰的特点。

关键词：计数锁存复位 74LS47 74LS161 74LS93 74LS162

1引言

计数器的计数范围不够广，功能不太完善。在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。然而，一些有时也需要一些专用的功能键。六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过计数显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。

2总体设计方案

本设计用74LS161芯片完成计数译码功能和锁存功能，将他们分别作为输入端接入74LS47译码，然后接入七段显示器完成显示功能。通过逻辑与非门与下一级的脉冲输入端完成进位，用开关KA.,KB分别控制复位清零和锁存。

2.1设计思路

本设计用六块74LS161来实现0-999999计数功能和完成锁存功能。将他们作为输入端接入6块74LS47芯片完成译码显示功能，用开关KA控制74LS161芯片的CLR端和CLK端来控制计数器清零和下一位的进位功能。

2.2总体设计框架图

该电路输入脉冲先进入计数电路然后再进入译码电路，同时计数与电路给下一位输入脉冲，计数器经过译码器译码，然后由LED数码管显示 (总体设计框架如图1)。

3设计原理分析

3.1计数器所用元器件74LS161

本设计计数器所用芯片为74LS161（图2）。该芯片A~D可以预置数，CLK端为脉冲接入端并由QA-QD完成输出（上升沿有效）。CLR为异步清除输出端（低电平有效），CEP 和CET为技术控制端，/PE为同步并行置入控制端（低电平有效）可以完成置数清零功能，在本设计中CLR接开关KA与一个

一端接高电平的开关组成的电路，当74LS160输出端产生的BCD码产生1010时，通过与非关系产生一个脉冲进入下一个74LS161芯片完成计数功能。

图1 框架图

图274LS161

计数使能端CEP和CET。CEP主要控制本芯片的计数操作，CET直接控制进位输出信号TC。当/CR=/PE=CEP=CET时芯片才处于计数状态。

进位信号TC（RCO）。只有当CET=1且QA QB QC QD=1111时，TC才为1，表明下一个脉冲信号到来前将会有进位发生。进位信号TC只有在QA QB QC QD=1111且CET=1时输出为1，其它时间均为0。

3.2译码显示电路所用器件

译码显示电路所用原件为74LS47（图3）七段显示译码器当输入8421BCD码时，低电平有效，用以驱动共阴极显示器。当输入为1010-1111六个状态时，输出权威低电平，显示器无显示。该集成显示译码器设有三个辅助控制端LE（灯测试输入）,/BL（灭灯输入）/LT（锁存是能输入），用以增强器件功能。但因本设计已有锁存器，/LT接高电平。

图3 74LS47

图4 显示电路

3.3译码显示电路工作原理分析

在本设计中所有7447七段显示译码器/BI,/LE和/RBI直接接高电平，ABCD端分别

接74LS161的QA~QD完成接收信号功能并由七段显示器直接显示数字0---9。

3.4锁存电路的工作原理分析

锁存电路所用原件为74LS161芯片（图2）。该芯片有14个管脚，CEP和CLK输入端（高电平有效）。当CEP和CLK接高电平时，QA-QD为正常逻辑状态，可以用来驱动负载或总线。当，CEP和CLK接低电平时QA-QD呈高阻态，即不驱动总线也不驱动负载，但内部的逻辑操作不受影响。CEP和CLK为锁存允许端。

图5 计数电路

4调试与仿真过程

图6 仿真电路

仿真电路（如图6）脉冲信号首先进入74LS161的CLK端，其QA~QD端接入74LS47A~D 后B端和D端接逻辑与非门，当74LS161计数到1010使该芯片进位，并产生一个脉冲，到下一个74LS161的CLK端如此循环完成0-999999的计数功能。用开关控制锁存完成锁存功能，其中CLK为数据输入端，QA~QD为数据输出端可以用来驱动74LS47芯片完成正常译码。开关控制CLK和CLR，当CLK和CLR为高电平时，OA---OG为正常逻辑状态，可以用来驱动显示器使其完成0—9的正常显示，当CL为低电平时，即不驱动显示器，但内部的逻辑操作不受影响。CET和CEP为锁存允许端。