六位十进制计数器设计(DOC)
同步和异步十进制加法计数器的设计
同步和异步十进制加法计数器的设计全文共四篇示例，供读者参考第一篇示例：同步和异步是计算机系统中常用的两种通信机制，它们在十进制加法计数器设计中起到了至关重要的作用。
在这篇文章中，我们将深入探讨同步和异步十进制加法计数器的设计原理及应用。
让我们来了解一下十进制加法计数器的基本概念。
十进制加法计数器是一种用于执行十进制数字相加的数字电路。
它通常包含多个十进制加法器单元，每个单元用于对应一个十进制数位的运算。
在进行加法操作时，每个数位上的数字相加后，可能会产生进位，这就需要进位传递的机制来满足计数器的正确操作。
在同步十进制加法计数器中，每个十进制加法器单元都与一个时钟信号同步，所有的操作都按照时钟信号的节拍来进行。
具体来说，当一个数位的加法计算完成后，会将结果通过进位端口传递给下一个数位的加法器单元，这样就能确保每个数位的计算都是按照特定的顺序来进行的。
同步十进制加法计数器的设计较为简单，在时序控制方面有很好的可控性，但由于需要受限于时钟信号的频率，其速度受到了一定的限制。
在实际应用中，根据不同的需求可以选择同步或异步十进制加法计数器。
如果对计数器的速度要求较高，并且能够承受一定的设计复杂度，那么可以选择异步设计。
如果对计数器的稳定性和可控性要求较高，而速度不是首要考虑因素，那么同步设计可能更为适合。
无论是同步还是异步，十进制加法计数器的设计都需要考虑诸多因素，如延迟、数据传输、进位控制等。
通过合理的设计和优化，可以实现一个高性能和稳定的十进制加法计数器，在数字电路、计算机硬件等领域中有着广泛的应用。
同步和异步十进制加法计数器的设计都有其各自的优势和劣势，需要根据具体的需求来选择合适的设计方案。
通过不断的研究和实践，我们可以进一步完善十进制加法计数器的设计，为计算机系统的性能提升和应用拓展做出贡献。
希望这篇文章能够为大家提供一些启发和帮助，让我们共同探索数字电路设计的奥秘，开拓计算机科学的新境界。
第二篇示例：同步和异步计数器都是数字电路中常见的设计，用于实现特定的计数功能。
基于原理图的十进制计数器的设计(FPGA)
实验一:基于原理图的十进制计数器设计一、 实验目的：1. 熟悉和掌握ISE Foudation 软件的使用；2. 掌握基于原理图进行FPGA 设计开发的全流程；3. 理解和掌握“自底向上”的层次化设计方法；4. 温习数字电路设计的基础知识。
二、 实验原理：完成一个具有数显输出的十进制计数器设计，原理图如图2.1所示。
图2.1 十进制计数器原理图本实验为完成设计，采用了自底向上的设计流程。
自底向上设计是一种设计程序的过程和方法，是在设计具有层次结构的大型程序时，先设计一些较下层的程序，即去解决问题的各个不同的小部分，然后把这些部分组合成为完整的程序。
自底向上设计是从底层（具体部件）开始的，实际中无论是取用已有模块还是自行设计电路，其设计成本和开发周期都优于自顶向下法；但由于设计是从最底层开始的，所以难以保证总体设计的最佳性，例如电路结构不优化、能够共用的器件没有共用。
在现代许多设计中，是混合使用自顶向下法和自顶向上法的，因为混合应用可能会取得更好的设计效果。
一般来说，自顶向下设计方法适用于设计各种规模的数字系统，而自底向上的设计方法则更适用于设计小型数字系统。
十进制计数器七段数码管显示译码器使能控制端时钟端 异步清零端FPGA1、七段数码管译码器的设计七段数码管属于数码管的一种，是由7段二极管组成。
按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。
本实验使用共阴数码管。
它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。
共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。
显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。
根据显示的要求，可以得到七段显示译码器产生的各段LED输出与输入的二进制对应关系：表2.1七段字符显示真值表最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。
实验四 多位十进制计数器的设计与实现
实验四多位十进制计数器的设计与实现（4 课时）实验目的1.熟练掌握设计电路下载到芯片的关键设置与基本步骤和利用实验箱上的输入信号和输出显示器件在线测试设计电路的方法。
2.学习使用VHDL 语言设计多位计数器和7 段译码电路的方法。
3.学习多位数码管的动态显示原理，掌握数码管驱动电路灵活设计方法。
实验原理1.米字形数码管（共阴）笔画接口：A1、A2、B、C、D1、D2、E、F、G、H、J、K、M、N、O、P、DP位选接口：sel0,sel1,sel2,sel3.sel0 Sel1 Sel2 Sel3 选中的数码管0 1 1 1 第4 位1 0 1 1 第3 位1 1 0 1 第2 位1 1 1 0 第1 位（右）2. 8 位7 段数码管（共阴）笔画接口：a、b、c、d、e、f、g、dp位选接口：sel0,sel1,sel2,sel3(可不用).Sel2 Sel1 Sel0 选中点亮的数码管1 1 1 第1 位（最右）1 1 0 第2 位1 0 1 第3 位1 0 0 第4 位0 1 1 第5 位0 1 0 第6 位0 0 1 第7 位0 0 0 第8 位实验内容与要求1.设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。
（6 分）2.设计一个符号显示电路，使其通过米字型数码管显示至少四页的自定义英文和数字符号。
（每页4 个字符）（3 分）3.设计一个4 位十进制计数器，具有加减计数功能和置数功能，并能通过数码管显示计数结果。
减数为零时发声报警。
（3 分）1：library IEEE;use IEEE.std_logic_1164.all;use IEEE.Std_logic_unsigned.all;entity cnt10 isport (clk : in std_logic;data_out : out std_logic_vector (7 downto 0);selout: out std_logic_vector (2 downto 0));end entity;architecture art1 of cnt10 isbeginprocess(clk)variable cnt1:integer range 0 to 9; beginif clk'event and clk='1' thencnt1:=cnt1+1;if cnt1>9 thencnt1:=0;end if;end if;case cnt1 iswhen 0 => data_out <= "11111100"; -- 0 when 1 => data_out <= "01100000"; -- 1 when 2 => data_out <= "11011010"; -- 2 when 3 => data_out <= "11110010"; -- 3 when 4 => data_out <= "01100110"; -- 4 when 5 => data_out <= "10110110"; -- 5 when 6 => data_out <= "10111110"; -- 6 when 7 => data_out <= "11100000"; -- 7 when 8 => data_out <= "11111100"; -- 8 when 9 => data_out <= "11101110"; -- 9 when others => NULL;end case;end process;process(clk)variable cntsel:integer range 0 to 13; beginif clk'event and clk='1' then cntsel:=cntsel+1;if cntsel>13 thencntsel:=0;end if;end if;case cntsel iswhen 0 => selout <= "111";when 1 => selout <= "110";when 2 => selout <= "101";when 3 => selout <= "100";when 4 => selout <= "011";when 5 => selout <= "010";when 6 => selout <= "001";when 7 => selout <= "000";when 8 => selout <= "001";when 9 => selout <= "010";when others => NULL;end case;end process;end art1;2：Library IEEE;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity miguan isport( clk : in std_logic;WX : out std_logic_vector (3 downto 0);DX : out std_logic_vector (15 downto 0)); End entity miguan;Architecture bhv of miguan isType state is(st0,st1,st2,st3);Signal current_state:state :=st0;Signal next_state:state;Signal shu1 : integer range 0 to 3;Signal shu2 : std_logic_vector(13 downto 0); Signal A,B,C,D:std_logic_vector(15 DOWNTO 0); Beginprocess (clk) isBeginIf (clk'event and clk='1') thenshu2<=shu2+"00000000000001";If shu2="11111111111111"thencurrent_state<=NEXT_STATE;elsecurrent_state<=current_state;End if;End if;End process;Process (current_state)BeginCase current_state iswhenst0=>A<="0110101000000000";--xB<="0000000011110000";--lC<="1000010000011110";--dD<="0001000110111011";--sNEXT_STATE<=ST1;whenst1=>A<="0000000011111100";--UB<="1000010000000011";--TC<="0001000111110011";--ED<="0011000111000111";--RNEXT_STATE<=ST2;whenst2=>A<="0000000011111111";--0B<="0001000111111011";--6C<="0000000000001100";--1D<="0001000111111111";--8NEXT_STATE<=st3;whenst3=>A<="0001000111111011";--6B<="1001010110000000";--4C<="0001000110111011";--5D<="0000000000001100";--1NEXT_STATE<=ST0;End case;End process;Process (clk) isBeginif rising_edge(clk) thenif shu1>3 thenshu1<=0;elseshu1<=shu1+1;end if;case shu1 isWHEN 0 =>WX<="1110";DX<=A;WHEN 1 =>WX<="1101";DX<=B;WHEN 2 =>WX<="1011";DX<=C;WHEN 3 =>WX<="0111";DX<=D;End case;End if;End process;End architecture bhv;3：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wybcount4 isport(count_clk,saopin_clk,en,load,reset,add_sub:in std_logic;data_in3:in std_logic_vector(3 downto 0);--Left1data_in2:in std_logic_vector(3 downto 0);data_in1:in std_logic_vector(3 downto 0);data_in0:in std_logic_vector(3 downto 0);--Right1duanxuan:out std_logic_vector(7 downto 0);--duan xuansel:out std_logic_vector(1 downto 0);--wei xuanbell:out std_logic);end entity wybcount4;architecture beh of wybcount4 isconstant num0:std_logic_vector:="01111110";constant num1:std_logic_vector:="00001100";constant num2:std_logic_vector:="10110110";constant num3:std_logic_vector:="10011110";constant num4:std_logic_vector:="11001100";constant num5:std_logic_vector:="11011010";constant num6:std_logic_vector:="11111010";constant num7:std_logic_vector:="00001110";constant num8:std_logic_vector:="11111110";constant num9:std_logic_vector:="11011110";function number(x:std_logic_vector) return std_logic_vector is begincase x iswhen "0000" => return num0;when "0001" => return num1;when "0010" => return num2;when "0011" => return num3;when "0100" => return num4;when "0101" => return num5;when "0110" => return num6;when "0111" => return num7;when "1000" => return num8;when "1001" => return num9;when others =>return "00000000";end case;end number;signal Q3:std_logic_vector(3 downto 0);--zhong jian zhisignal Q2:std_logic_vector(3 downto 0);signal Q1:std_logic_vector(3 downto 0);signal Q0:std_logic_vector(3 downto 0);beginprocess(count_clk,reset,en,load,add_sub) isbegin--counter10IF reset = '0' THENQ0<=(OTHERS => '0');Q1<=(OTHERS => '0');Q2<=(OTHERS => '0');Q3<=(OTHERS => '0');ELSIF rising_edge(count_clk) THENif en='0' thenif load='0' thenQ0<=data_in0;Q1<=data_in1;Q2<=data_in2;Q3<=data_in3;elsif add_sub='0' then--addQ0<=Q0+1;if Q0>=9 thenQ0<="0000";Q1<=Q1+1;if Q1>=9 thenQ1<="0000";Q2<=Q2+1;if Q2>=9 thenQ2<="0000";Q3<=Q3+1;if Q3>=9 thenQ3<="0000";end if;end if;end if;end if;else--subQ0<=Q0-1;if Q0<=0 thenQ0<="1001";Q1<=Q1-1;if Q1<=0 thenQ1<="1001";Q2<=Q2-1;if Q2<=0 thenQ2<="1001";Q3<=Q3-1;if Q3<=0 thenQ3<="1001";end if;end if;end if;end if;end if;end if;END IF;if (Q0="0000" and Q1="0000" and Q2="0000" and Q3="0000") then bell<='1';elsebell<='0';end if;end process;process(saopin_clk) is--sao pin xian shivariable qq:std_logic_vector(0 to 1);beginif (saopin_clk'event and saopin_clk='1') thenif qq<=3 then qq:=qq+1;else qq:="00";end if;end if;case qq iswhen "00" => sel<="00";duanxuan<=number(Q0);when "01" => sel<="01";duanxuan<=number(Q1);when "10" => sel<="10";duanxuan<=number(Q2);when "11" => sel<="11";duanxuan<=number(Q3);end case;end process;end architecture beh;。
十进制加法计数器
十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。
了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。
课程设计的要求1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。
2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
2第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。
即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。
运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。
基于VHDL的十进制频率计设计
基于VHDL语言的十进制数字频率计设计霍艳艳( 临沂大学物理系)摘要：文中运用VHDL语言，采用Top To Down的方法，实现6位数字频率计，并利用QuartusII软件集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统系统性能实现。
关键词：EDA；VHDL；数字频率计；波形仿真；功能仿镇；CPLD1、引言VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的缩写，在美国国防部支持下于1985年成功开发的一种快速设计电路的工具，是目前标准化流程最高的硬件描述语言。
IEEE（The Institute of Electrical and Electronics Engineers）于1987年将VHDL采纳为IEEE1067标准。
VHDL经过20多年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层的仿真测试手段，在电子领域受到了普遍的认同和广泛的接触。
相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。
从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL 语言。
cpld 实验报告
C P L D及电子C A D实验报告学生姓名：梁鹏同组同学：沈金锁在短短的八个周里，我们学习了CPLD及电子CAD的应用方法。
在老师的悉心辅导下我们接触了很有意思的软件——MAX+PLUSII和DesignExplorer99。
我们重点学习了软件MAX+PLUSII，学会使用MAX+PLUSII 软件设计我们曾经学过的一些简单时序逻辑电路，如：3-8译码器的设计，十进制计数器的设计，六十进制计数器的设计以及我们最后自己动手设计的综合实验：基于CPLD的数字电子钟设计。
该软件方便了我们设计电路，它提供了从多种方法输入、编译、仿真、下载等一系列配套功能，同时，我们还可以通过该软件将我们所设计的电路的功能下载到EPIK30TC144-1器件，利用我们所学的理论知识来检验设计电路的正误。
其次，我们还简单学习了软件DesignExplorer99，利用DesignExplorer99设计555振荡器的原理图和PCB设计。
实验内容：实验一：3-8译码器的设计一、实验目的：1．通过一个简单的3-8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2．初步了解CPLD设计的全过程，初步了解软件的使用。
3．掌握组合逻辑电路的静态测试方法。
二、实验内容：（一）进入Windows操作系统，打开MAX+PLUS II的设计软件。
1．指定设计的项目名称用MAX+PLUS II编译一个项目前，必须确定一个设计文件作为当前项目。
对于每个新的项目应该建立一个单独的子目录，当指定了保存该设计项目的子目录名。
其步骤为：（1）启动File----Project Name菜单，将出现Project Name 对话框。
（2）在Project Name对话框内，键入你的设计项目名。
（3）选择OK。
这时，MAX+PLUS II的标题条将显示新的项目名字。
2．选择器件点击Assign----Device菜单，选择器件（本设计一律选用EPIK30TC144-1）。
实验_六计数、译码和显示电路(Y)
十进制计数器 CT74LS160(162)与二进制计数器 74LS161(163) 比较
Q0
Q1
Q2
Q3
Q0
Q1
Q2
Q3
CP
CTT CTT CTP CT74LS161 CO CTP CT74LS160 CO CT74LS163 CT74LS162 (162)与 CR LD D0 D1 D2 D3 D3 CP CR LD D0 D1 D2CT74LS160 CT74LS161(163)有何不同？ CR LD
0 1 2 3 4 5 6 7 8 9 10
也可取 D3 D2 D1 D0 = 0011 LD = CO CO = Q3 Q0
方案 2：用 “160” 的后七个状态 0011 ~ 1001实现七进制计数。
取 D3 D2 D1 D0 = 0011 ，LD = CO
1 CP
CTT Q0 Q1 Q2 Q3 CTP CT74LS160 CO
00 0 0
01 0
Z
11 0 0
10 1
Q3 Q2 Q1
n +1 n +1 n +1
= Q 2n
= Q 1n = Q 3n
即:
Q3n+1(010)=1， Q3n+1(101)=0
Q2n+1(010)=0 ， Q2n+1(101)=1 Q1n+1(010)=1 ， Q1n+1(101)=0
010 101
Z = Q 3n Q 2n 自启动失败, 改变 Q1:
Q1
n +1
n n = Q3n + Q2 Q1
010
101
这样:Q1n+1(010)=1， Q1n+1(101)=1 明显的, 能够自启动
电子技术基础实验课程设计-用74LS161设计六十进制计数器
电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
数电课程设计(60进制计数器设计)
目录摘要： (2)1设计题目 (2)1.1设计要求 (2)2题目分析 (2)3设计思路与原理 (3)3.1 LED简介 (3)3.2 芯片74290及六十进制计数器的设计 (4)3.3 三十九进制计数器 (6)4电路图的仿真 (7)4.1六十进制计数器的仿真 (7)4.2三十九进制计数器的仿真 (8)5仪器列表 (9)6心得体会 (9)7参考文献 (10)摘要：要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。
当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。
我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。
1设计题目60进制计数器的设计1.1设计要求（1）要求学生掌握74系列的芯片和LED的原理和使用方法。
（2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。
1.2设计任务（1）完成一个60进制的计数器。
（2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。
59显示后，又从00重新开始计数。
2题目分析要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。
CP 3设计思路与原理 3.1 LED 简介LED 是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。
七段发光管分别称为a 、b 、c 、d 、e 、f ，g ，构成字型“8”，如图（a ）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。
不加电压则变暗，为了保护各段LED 不被损坏，需外加限流电阻。
信号源 计数器数码显示器十进制计数器（个位）六进制计数器（十位）其真值表如下。
基于Quartus六十进制计数器的设计
EDA技术实践课程设计 ED技术实践课程设201 2 六十进制计数电气信息工程学院电气专业班学生姓学生学指导教EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）产生到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限——指导教师专业负责人日18月 7 年2014．目录1 设计 ...................................................................2 方案选择与电路原理图的设计 .............................................单元电路一：十进制计数器电路（个位） ................................. 单元电路二：十进制计数器（十位） ..................................... 单元电路三：置数与进位电路 ...........................................3 元件选取与电路图的绘制 .................................................元件选取 .............................................................电路图的绘制 .........................................................4 编译设计文件 ...........................................................5 仿真设计文件 ...........................................................6 总结 ...................................................................参考文献 .................................................................1设计1六十进制计数器的功能要求： 1；1（1）每隔个周期脉冲，计数器增时，进位端波形发生跳变，说明计数器产生进位信）当计数器递增到59（2 00并重新计数；号，之后计数器会自动返回到同步十进制计数器，时钟信号通过建立波74160）本设计主要设备是两片（3 形文件得以提供。
(完整word版)六进制同步加法计数器
成绩评定表课程设计任务书目录1 课程设计的目的与作用 02 设计任务 02.1同步计数器 02.2八选一数据选择器 02.3设计集成芯片计数器 (1)3设计原理 (1)3.1同步计数器 (1)3.2八选一数据选择器 (2)3.3集成芯片计数器 (2)4实验步骤 (2)4.1同步计数器的设计 (2)4.2八选一数据选择器 (6)4.3用集成芯片设计计数器 (7)5设计总结 (9)6参考文献 (10)1 课程设计的目的与作用（1）了解同步计数器及序列信号发生器工作原理，会用分立的或集成的芯片设计并调试相应的电路。
（2）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片及实验箱设计出简单地计数器。
（3）掌握序列信号发生器的分析，设计方法及应用。
（4）掌握用集成芯片设计N位计数器的方法。
（5）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。
2 设计任务2.1同步计数器（1）设计一个六进制同步加法计数器（无效状态是：000、100）。
（2）在实验中选用合适的触发器，组合电路可以选用与非门或与非门，（3）根据同步计数器原理设计相应的加法计数器电路图。
（4）根据设计好的电路图用Multisim进行仿真，并且调试电路发现电路中的错误并加以改正。
（5）检查无误后用数字电子技术实验箱及相应的元件及导线连接实物电路，并测试电路功能。
2.2 八选一数据选择器（1）用74151设计一个八选一数据选择器。
（2）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
（3）检测电路的功能。
2.3设计集成芯片计数器（1）用集成芯片设计一个十三进制计数器。
（2）根据要求选用适当的芯片。
（3）在选好的芯片的基础上设计电路。
（4）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
（5）检测电路的功能。
3设计原理3.1同步计数器（1）广义的讲，一切可以完成计数工作的器物都是计数器。
在数字电子技术中，计数器是用来统计输入脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件。
电子技术基础实验课程设计-用74LS161设计六十进制计数器
电子技术基础实验课程设计用74LS161设计六十进制计数器学院：班级：姓名：学号：电气工程学院电自1418用74LS161设计六十进制计数器摘要计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。
计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。
如定时器，报警器、时钟电路中都有广泛用途。
在配合各种显示器件的情况下实现实时监控，扩展更多功能。
利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。
把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。
十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。
当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。
使用200HZ时钟信号作为计数器的时钟脉冲。
根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。
关键字：60进制，计数器，74LS161，级联目录第1章概述 (1)1.1 计数器设计目的 (1)1.2 计数器设计组成 (1)第2章六十进制计数器设计描述 (2)2.1 74LS161的功能 (2)2.2 方案框架 (3)第3章六十进制计数器的设计与仿真 (4)3.1 基本电路分析设计 (4)3.2 计数器电路的仿真 (6)第4章总结 (8)第1章概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
设计一个六进制的计数器
设计一个六进制的计数器，需要( )个状态变量。
<答案>4填空题 0.5 2 1在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )<答案>等效填空题 0.3 1 1Mealy型同步时序电路的输出是( ) 和( ) 的函数<答案>输入现态填空题 0.4 1 2时序逻辑电路的特点是( )<答案>具有记忆功能填空题 0.4 2 1时序逻辑电路由( ) 和( )组成<答案>组合电路存储(记忆)部件填空题 0.4 2 2在同一时刻,一个触发器只有两个状态（）<答案>F判断题 0.2 1 0请举例说明“多数表决电路”为什么是一个组合逻辑电路？<答案>以3变量输入电路为例F（A，B，C）= ∑m(3,5,6,7)=AB+AC+BC =AB + AC + BC该电路用4个与非门即可完成，无反馈回路。
由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？<答案>A填空题 0.4 2 1在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？<答案>A填空题 0.4 2 1电路的“空翻”是由于触发器所能表示的状态数（）电路所需状态数。
<答案>A填空题 0.4 2 1设计一个六进制同步计数器，至少需要个状态变量。
<答案>A填空题 0.4 2 1一个四选一数据选择器一共有四个输入端和一个输出端。
…………（）<答案>A判断题 0.2 1 0JK触发器在CP脉冲作用下，欲使Q（n+1）=Q n，则输入信号应为（）。
①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1<答案>A选择题 0.4 2 4电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
基于Quartus六十进制计数器的设计讲解
EDA技术实践课程设计2014年7月25日EDA技术实践课程设计任务书课程EDA技术实践课程设计题目六十进制计数器专业姓名学号主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
主要参考资料：[1] 朱正伟.EDA技术及应用[M].第2版.北京：清华大学出版社，2013.[2] 李国洪.EDA技术与实验[M].北京：机械工业出版社，2009.[3] 陈忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].北京：电子工业出版社，2010.[4] 杨颂华.数字电子技术基础[M].第2版.西安：西安电子科技大学出版社，2009.[5] 阎石.数字电子技术基础[M].第5版.北京：高等教育出版社，2006.[6] 康华光.电子技术基础：数字部分[M].北京：高等教育出版社，2000.完成期限2014.7.21——2014.7.25指导教师专业负责人2014年7 月18日目录1 设计 (1)2 方案选择与电路原理图的设计 (1)2.1 单元电路一：十进制计数器电路（个位） (2)2.2 单元电路二：十进制计数器（十位） (3)2.3 单元电路三：置数与进位电路 (3)3 元件选取与电路图的绘制 (4)3.1 元件选取 (4)3.2 电路图的绘制 (4)4 编译设计文件 (5)5 仿真设计文件 (6)6 总结 (10)参考文献 (11)1 设计六十进制计数器的功能要求：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
数电-课程设计-60进制计数器
以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00图12 60进制计数器终点59
2、理论分析
本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
74LS160
2片
极联构成60进制计数器
与门
与非门
非门
74LS21D
74LS00D
74LS04D
各1个
辅助设计构成其他计数器
共阴极显示器
DCD-HEX
2只
显示数字计数
电压源
1个
提供脉冲电压
表二原理图仪器列表
四、测试方案
测试步骤：
1）进入Multisim7界面
图8软件页面
2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图13 60进制计数器的接线图
计数器的状态转换图如下
图14计数器显示的状态转换图
十进制计数器实验报告
十进制计数器实验报告十进制计数器实验报告引言：计数器是数字电路中常见的一种电子元件，用于计数和记录输入脉冲的次数。
在数字系统中，常用的计数器有二进制计数器和十进制计数器。
本实验旨在设计和实现一个十进制计数器，并通过实验验证其功能和性能。
一、实验目的本实验的主要目的是设计和实现一个十进制计数器，通过实验验证其功能和性能。
具体目标包括：1. 理解和掌握十进制计数器的工作原理；2. 学习使用逻辑门电路和触发器实现计数器；3. 验证计数器的计数功能和稳定性。
二、实验原理1. 十进制计数器的工作原理十进制计数器是一种能够在十进制数系统中进行计数的电子装置。
它通常由多个触发器和逻辑门组成，每个触发器负责计数一个十进制位。
当触发器的输出达到最大值时，会发出一个进位信号，使下一位触发器计数加1。
通过这种方式，十进制计数器能够实现从0到9的循环计数。
2. 实验所用材料和器件本实验所用的材料和器件包括：- 逻辑门电路芯片（如74LS08、74LS32等）- 触发器芯片（如74LS74）- 电路连接线- 电源供应器- 示波器三、实验步骤1. 搭建十进制计数器电路按照实验原理中所述的十进制计数器的工作原理，搭建一个十进制计数器电路。
根据实验所用的材料和器件，选择逻辑门电路芯片和触发器芯片，将它们按照正确的连接方式连接起来。
确保连接的准确性和稳定性。
2. 进行计数器功能测试将电源供应器连接到电路上，给予适当的电压和电流。
使用示波器观察计数器的输出波形，并记录下每个触发器的计数值。
通过观察波形和计数值，验证计数器的计数功能是否正常。
3. 进行计数器稳定性测试在计数器正常计数的情况下，观察计数器的稳定性。
持续观察一段时间，记录下计数器的计数值是否保持稳定。
如果计数器的计数值在一段时间内保持不变，则说明计数器具有较好的稳定性。
四、实验结果与分析根据实验步骤所述，我们搭建了一个十进制计数器电路，并进行了功能测试和稳定性测试。
实验结果显示，计数器的计数功能正常，能够从0到9循环计数。
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河南科技学院新科学院电子课程设计报告
题目：六位十进制计数显示器
专业班级：电气工程及其自动化113班
姓名：吕志斌
时间：2013.05.27 ～2013.06.05
指导教师：邵锋张伟
完成日期：2013年06月05 日
6位十进制计数显示器设计任务书
1．设计目的与要求
设计6位十进制计数显示器电路，要认真并准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能：
（1）能够实现0-999999的计数并显示；
（2）具备计数数据的锁存功能；
（3）采用数码管显示；
（4）具备复位清零功能。
2．设计内容
（1）画出电路原理图，正确使用逻辑关系；
（2）确定元器件及元件参数；
（3）电路仿真；
（4）SCH文件生成与打印输出；
（5）PCB文件生成与打印输出。
3．编写设计报告
写出设计的全过程，附上有关资料和电路图，有总结体会。
4．答辩
在规定时间内，完成叙述并回答问题。
目录
1.引言 (1)
2.总体设计方案 (1)
2.1设计思路 (1)
2.2总体设计框图 (1)
3.设计原理分析 (1)
3.1计数器所用元器件74LS47 (1)
3.2译码显示电路所用器件 (3)
3.3译码显示电路工作原理分析 (4)
3.4锁存电路工作原理及器件 (4)
4.调试与仿真 (4)
5.体会与总结 (5)
参考文献 (5)
附录1仿真图 (6)
附录2原理图 (7)
6位十进制计数器设计
摘要：本文为完成六位十进制计数显示电路设计的完整过程，该电路是一种具备锁存复位清零功能的显示电路。
具有结构简单，原理清晰的特点。
关键词：计数锁存复位 74LS47 74LS161 74LS93 74LS162
1引言
计数器的计数范围不够广，功能不太完善。
在一些要求计数显示的场合需要较宽的计数范围，随着大规模集成电路的发展，数字技术显示技术也在不断的更新替换。
然而，一些有时也需要一些专用的功能键。
六位十进制显示器是一种能直接用数字显示范围且计数范围为0-999999的脉冲计数仪表，通过计数显示器将输入脉冲信号转换为对等的四位BCD码，再进入译码器将其转换为其位二进制数，最后经过驱动电路输入到七段式数字显示器显示十进制数。
2总体设计方案
本设计用74LS161芯片完成计数译码功能和锁存功能，将他们分别作为输入端接入74LS47译码，然后接入七段显示器完成显示功能。
通过逻辑与非门与下一级的脉冲输入端完成进位，用开关KA.,KB分别控制复位清零和锁存。
2.1设计思路
本设计用六块74LS161来实现0-999999计数功能和完成锁存功能。
将他们作为输入端接入6块74LS47芯片完成译码显示功能，用开关KA控制74LS161芯片的CLR端和CLK端来控制计数器清零和下一位的进位功能。
2.2总体设计框架图
该电路输入脉冲先进入计数电路然后再进入译码电路，同时计数与电路给下一位输入脉冲，计数器经过译码器译码，然后由LED数码管显示 (总体设计框架如图1)。
3设计原理分析
3.1计数器所用元器件74LS161
本设计计数器所用芯片为74LS161（图2）。
该芯片A~D可以预置数，CLK端为脉冲接入端并由QA-QD完成输出（上升沿有效）。
CLR为异步清除输出端（低电平有效），CEP 和CET为技术控制端，/PE为同步并行置入控制端（低电平有效）可以完成置数清零功能，在本设计中CLR接开关KA与一个
一端接高电平的开关组成的电路，当74LS160输出端产生的BCD码产生1010时，通过与非关系产生一个脉冲进入下一个74LS161芯片完成计数功能。
图1 框架图
图274LS161
计数使能端CEP和CET。
CEP主要控制本芯片的计数操作，CET直接控制进位输出信号TC。
当/CR=/PE=CEP=CET时芯片才处于计数状态。
进位信号TC（RCO）。
只有当CET=1且QA QB QC QD=1111时，TC才为1，表明下一个脉冲信号到来前将会有进位发生。
进位信号TC只有在QA QB QC QD=1111且CET=1时输出为1，其它时间均为0。
3.2译码显示电路所用器件
译码显示电路所用原件为74LS47（图3）七段显示译码器当输入8421BCD码时，低电平有效，用以驱动共阴极显示器。
当输入为1010-1111六个状态时，输出权威低电平，显示器无显示。
该集成显示译码器设有三个辅助控制端LE（灯测试输入）,/BL（灭灯输入）/LT（锁存是能输入），用以增强器件功能。
但因本设计已有锁存器，/LT接高电平。
图3 74LS47
图4 显示电路
3.3译码显示电路工作原理分析
在本设计中所有7447七段显示译码器/BI,/LE和/RBI直接接高电平，ABCD端分别
接74LS161的QA~QD完成接收信号功能并由七段显示器直接显示数字0---9。
3.4锁存电路的工作原理分析
锁存电路所用原件为74LS161芯片（图2）。
该芯片有14个管脚，CEP和CLK输入端（高电平有效）。
当CEP和CLK接高电平时，QA-QD为正常逻辑状态，可以用来驱动负载或总线。
当，CEP和CLK接低电平时QA-QD呈高阻态，即不驱动总线也不驱动负载，但内部的逻辑操作不受影响。
CEP和CLK为锁存允许端。
图5 计数电路
4调试与仿真过程
图6 仿真电路
仿真电路（如图6）脉冲信号首先进入74LS161的CLK端，其QA~QD端接入74LS47A~D 后B端和D端接逻辑与非门，当74LS161计数到1010使该芯片进位，并产生一个脉冲，到下一个74LS161的CLK端如此循环完成0-999999的计数功能。
用开关控制锁存完成锁存功能，其中CLK为数据输入端，QA~QD为数据输出端可以用来驱动74LS47芯片完成正常译码。
开关控制CLK和CLR，当CLK和CLR为高电平时，OA---OG为正常逻辑状态，可以用来驱动显示器使其完成0—9的正常显示，当CL为低电平时，即不驱动显示器，但内部的逻辑操作不受影响。
CET和CEP为锁存允许端。
5总结与体会
此六位十进制计数器的设计简单易懂。
主要有计数电路，译码显示电路，锁存电路。
数字计数器是我们平时的实验中经常使用的，本设计主要是为了增加计数器范围。
虽然在学识数电，这些只是我们都有涉猎，但是没有应用到实践中去，只是停留在理论阶段。
实习给了我这次实践的机会，是我随学的理论得到了应用，同时也巩固了所学的理论知识，通过这次实习，我也发现了自己的许多不足，理论学习知识不扎实。
通过一个星期的努力，重于完成了这次设计。
因为知识的欠缺以及准备不充分，设计的电路过于繁杂。
这一切都是我认识到理论和实践的差别。
许多知识我们不但要单纯的理论分析，还要付诸实践。
只有在实践中才能将已经学会的知识记得更加牢固和运用的更加熟练。
通过这次实践，不单我对课本的理解更加深刻，在芯片查找，软件运用方面的知识也有很大程度的提升。
最后感谢老师和同学们给了我这次学习实践的机会。
参考文献
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2006.286~302
[2]许晓华何春华..Multisim10何春华计算机仿真及应用[M]，清华大学出版社。
2011.219~225
[3]石磊张国强. Altium Designer8.0中文版电路设计[M]，清华大学出版社2009
[4]何西才.常用集成电路简明速查手册[M]，北京，国防工业出版社。
2006.1~3
[5]邵峰.数字电子技术实验指导[Z]，河南科技学院，2012.17~26。