DVB-S中可变插值率CIC滤波器设计及其FPGA实现

合集下载

基于FPGA的CIC抽取滤波器设计与实现

基于FPGA的CIC抽取滤波器设计与实现

基于FPGA的CIC抽取滤波器设计与实现雷能芳【期刊名称】《计算机与数字工程》【年(卷),期】2012(040)001【摘要】现场可编程门阵列(FPGA)器件广泛应用于数字信号处理领域,而使用VHDL或Verilog HDL语言进行设计比较复杂.针对软件无线电中的多速率信号处理技术,提出了一种采用DSPBuilder实现级联积分梳状(CIC)抽取滤波器的FPGA 实现方案.软件仿真和硬件测试验证了设计的正确性和可行性.%Field Programmable Gate Array(FPGA) devices is widely used in the field of digital signal processing, but it is complicated to design using VHDL or Verilog HDL. For the multi-rate signal processing technology in software radio, this paper porposed a scheme for implementation of Cascade Integrator Comb decimation filter based on FPGA and DSP Builder. The correctness and feasibility of the design is verified by software simulation and hardware test.【总页数】3页(P137-139)【作者】雷能芳【作者单位】渭南师范学院物理与电气工程学院渭南714000【正文语种】中文【中图分类】TN713【相关文献】1.CIC抽取滤波器的改进及其FPGA的实现 [J], 郑瑾;葛临东;李冰2.FPGA中CIC抽取滤波器增益校正的实现 [J], 金燕;李松;冯晓东3.CIC抽取滤波器的MATLAB设计及FPGA实现 [J], 杨翠娥4.改进型CIC抽取滤波器的FPGA实现 [J], 谢海霞;赵欣5.改进型CIC抽取滤波器设计与FPGA实现 [J], 张杰;戴宇杰;张小兴;吕英杰因版权原因,仅展示原文概要,查看原文内容请购买。

CIC滤波器改进及其FPGA实现

CIC滤波器改进及其FPGA实现

CIC滤波器改进及其FPGA实现李凯勇【摘要】On the basis of analysis of the structure and characteristics of the multi-stage CIC filter, the paper elaborates an efficient FPGA implementation method which uses the Hogenauer "cut off" theory which can eliminate some of the less signifi-cant bits from the former class to improve the CIC filter performance, and realize a multi-stage CIC filter on FPGA. The timing simulation analysis of Quartus Ⅱ verifies the correctness and feasibility of the method and shows that the method can meet the re-quirements of modern mobile communication system and improve the system operation efficiency. The improvement of the inter-nal register bits wide saves great hardware resources and increases running speed.%在分析多级CIC滤波器结构和特性的基础上,阐述了一种利用Hogenau er“剪除”理论通过消除来自前级的一些较低有效位来提高CIC滤波器性能,并完成多级CIC滤波器的高效FPGA实现方法.通过Quartus Ⅱ时序仿真分析验证了该方法的正确性和可行性,能够满足现代移动通信系统要求,提高了系统运算效率.通过对内部寄存器的位宽进行改进,极大地节约了硬件资源,提高了系统运行速率.【期刊名称】《现代电子技术》【年(卷),期】2013(036)001【总页数】3页(P61-63)【关键词】CIC滤波器;混叠;剪除;FPGA【作者】李凯勇【作者单位】青海民族大学物理与电子信息工程学院,青海西宁810007【正文语种】中文【中图分类】TN713-34数字下变频(DDC)技术不仅是软件无线电核心技术之一,还是中频数字化接收系统重要组成部分。

改进型CIC抽取滤波器设计与FPGA实现

改进型CIC抽取滤波器设计与FPGA实现

改进型CIC抽取滤波器设计与FPGA实现摘要:为了改善级联积分梳状(CIC)滤波器通带不平和阻带衰减不足的缺点,给出一种改进型CIC 滤波器。

该滤波器在采用COSINE 滤波器提高阻带特性的基础上,级联了一个SINE 滤波器,补偿了其通带衰减。

硬件实现时,采用新的多相分解方法结合非递归结构,不仅大大减少了存储单元数量,还使电路结构更加规则。

经仿真和FPGA 验证,改进型CIC 滤波器使用较少硬件,实现了阻带衰减100.3 dB,通带衰减仅为O.000 1 dB 。

关键词:CIC 抽取滤波器;COSINE 滤波器;SINE 滤波器;设计优化;FPGA抽取滤波器是∑-△模/数转换器中的重要组成部分,积分梳状滤波器经常作为第一级滤波器,用以实现抽取和低通滤波。

其优点是实现时不需要乘法器电路,且系数为整数,不需要电路来存储系数,同时通过置换抽取可以使部分电路工作在较低频率,与相同滤波性能的其他FIR 滤波器相比,节约了硬件开销。

经过仿真,抽取率为32 的一阶积分梳状滤波器第一旁瓣相对于主瓣的衰减最大约为15 dB,这样的阻带衰减根本达不到实用滤波器的设计要求。

为了改变滤波性能,一般采用级联积分梳状滤波器(CIC)。

但经过CIC 降频滤波系统降频后会产生信号混叠现象,并且主瓣曲线不平,需要用新的算法或新结构来修正改善这些特性。

1 CIC 抽取滤波器原理经典的抽取滤波器为Hogenauer CIC 滤波器,其传输函数表达式为:式中:参数M 为降频因子,决定了CIC 的通带大小;K 为滤波器的阶数,对阻带衰减起到加深作用。

频率响应为:滤波电路由积分模块与差分模块组成,根据置换原则将抽取因子提到差分模块之前,使其工作在较低频率,并节省了M-1 个存储单元,框图如图1 所示。

CIC插值滤波器的FPGA设计与实现

CIC插值滤波器的FPGA设计与实现

CIC插值滤波器的FPGA设计与实现摘要:基于多速率信号处理原理,设计了用于下变频的CIC插值滤波器,由于CIC 滤波器结构只用到加法器和延迟器,没有乘法器,很适合用FPGA来实现,所以本文分析了CIC滤波器的原理,性能及影响参数,借助MATLAB设计符合系统要求CIC 滤波器,并利用Modelsim软件建模仿真,验证CIC滤波器性能是否达到要求。

(一)CIC滤波器基本原理A.CIC滤波器的基本单元CIC滤波器主要由积分滤波Integrator和梳状滤波Comb两个基本单元部分构成。

典型的CIC滤波器的结构,它由两个基本单元I(积分滤波器)和C(梳状滤波器)级联构成。

本设计主要针对插值滤波器,所以插值滤波器的结构示意图如图1-1所示:图 1-1 3级级联的CIC插值滤波器结构示意图积分器和梳状滤波器之间是一个采样率转换器,对于CIC插值器而言,它完成在每一个样值后补上R-1个0值的工作,,对于CIC抽取器来说,它完成在实际的抽取工作,每R个样值中取样一个。

R(插值倍数),M(延迟因子,一般取1或者2)以及N(级联级数)是影响CIC 滤波器的三个参数,它们的值需根据通带性能的需求而设定。

(二)CIC插值滤波器的设计流程根据CIC滤波器的原理,本设计的流程如图2-1所示:图2-1 CIC 插值滤波器的设计流程图(三)模型的建立和测试A .位宽策略对于数字滤波器,一个不得不考虑的问题是为防止溢出每一级所需的位宽。

对于抽取器来说,CIC 滤波器的输出增益为(*)NG R M = (3-1)所以,在全精度的情况下,最后一级输出的位宽为2log (*)out in B B N R M =+ (3-2)其中in B 表示输入数据的宽度,为了保证精度,每一个积分器和梳状滤波器的输入输出位宽都为out B 。

对于插值器而言,输出增益为212,1,2,....2(*)/,1, 2......2i i N i N i N G R M R i N N N --⎛⎫== ⎪ ⎪=++⎝⎭ (3-3)因此,第i 级为避免溢出所需要的位宽为2log ()i in i W B G =+ (3-4)最后一级输出位宽为22log (*)log out in B B N R M R =+- (3-5)在实际当中,当差分延时M=1时,为保证稳定,所有积分器的位宽在理论值的基础上加一。

DVB-S射频调制的FPGA设计方案

DVB-S射频调制的FPGA设计方案

DVB-S射频调制的FPGA设计方案DVB-S标准只是规定了信道编码及调制方式,没有提供具体的射频调制方案,DVB-S标准要求载波的频率范围为950 MHz-2150 MHz,由于受到FPGA内部资源运算速度的限制,一般只能实现中频调制[1]。

传统的射频调制是在中频调制后加模拟上变频,如中频调制之后采用AD8346[2]进行射频调制,但这样就增加了设计的复杂度及成本。

本文采用ADI公司最新推出的AD9789与FPGA相结合的方法实现了全数字DVB-S标准射频调制。

1 系统构架AD9789[3] 14 bit TxDAC芯片内部集成了QAM编码器、内插器和数字上变频器,可为有线基础设施实现2.4 GHz的采样率。

AD9789 TxDAC支持DOCSIS-III、DVB_C 2个标准,并不支持DVB-S标准。

配置选项可以设置数据路径来为QAM编码器和SRRC滤波器设置旁路,从而使DAC能够用于诸如无线基础设施等多种应用中。

本文就是利用这一点实现了DVB_S的射频调制,在FPGA内部实现DVB-S信道编码[3](随机化、RS编码、卷积交织、卷积压缩编码)、星图映射、SRRC 滤波器(滚降系数为0.35),经ODDR模块给AD9789提供复数数据。

其射频调制方案如图1所示。

2 可变符号率的设计DVB-S调制器符号率一般支持1 MS/s~45 MS/s可调,这就需要对TS流进行速率调整。

整个DVB_S信道编码有2次速率的变化:(1)RS编码,它将188的包结构变成204的包结构,数据输出的速率为输入的204/188倍。

(2)卷积压缩编码,由于卷积压缩编码采用不同的编码比率,如1/2、2/3、3/4、5/6、7/8,对应的输出数据速率就变成输入数据速率的1、3/4、2/3、3/5、4/7倍,针对符号率的设计,本文提出了符号率的设计公式:FBAND=A×204 /188×8×1/2×(N/N-1),其中A为TS流的输入数据速率,N的取值为2、3、4、6、7,之所以乘以8是因为在卷积编码时要进行数据的并串转换。

FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计1.原理概述CIC滤波器由差分器、积分器和组合器三部分组成,可有效实现信号的重采样和滤波功能。

其基本原理是将输入信号通过差分器进行差分运算,然后经过积分器进行累积运算,最后通过组合器实现滤波和重采样。

CIC滤波器的特点是具有高的通带增益和截止频率,且不需要乘法器和存储器,适合在FPGA中实现。

2.设计步骤(1)确定CIC滤波器的设计参数,包括增益因子、积分阶数、截止频率等。

(2)根据设计参数计算滤波器的结构参数,包括输入和输出数据宽度、积分器的阶数和阶间差值等。

(3)根据计算结果,设计CIC滤波器的硬件结构,包括差分器、积分器和组合器的实现方法。

(4) 使用HDL语言(如Verilog或VHDL)编写FPGA的CIC滤波器的代码,同时进行功能仿真和波形仿真。

(5)在FPGA开发板上进行综合、布局布线和验证,实现CIC滤波器的硬件设计。

3.设计关键技术(1)差分器设计:差分器实现差分运算,可以简单采用异或门或加减器实现。

需要注意输入信号的幅度范围和差分器的输出范围。

(2)积分器设计:积分器实现累积运算,需要考虑积分阶数、数据宽度和溢出等问题。

可以采用寄存器与加法器的串行或并行结构实现。

(3)组合器设计:组合器实现滤波和重采样功能,需要根据设计参数确定组合器的截止频率和增益系数。

可以采用多级组合器结构实现。

(4)输入输出接口设计:FPGA的CIC滤波器需要与外部系统进行数据交换,因此需要设计合适的输入输出接口,包括数据接口、时钟接口和控制接口等。

4.实现优化技术(1)折叠积分器:为了减少资源占用和延迟,可以采用折叠积分器结构,将多级积分器合并为一个积分器实现。

(2)级联结构:为了增加滤波器的阶数和降低截止频率,可以采用级联结构,将多个CIC滤波器级联实现。

(3)变系数设计:为了实现可调节的滤波参数,可以设计可变系数的CIC滤波器,在运行时动态调整增益因子和积分阶数。

综上所述,FPGA的CIC滤波器设计是一项复杂的数字信号处理任务,需要深入理解CIC滤波器的原理和设计方法,结合FPGA的硬件实现技术进行设计和优化。

DVB-S中可变插值率CIC滤波器设计及其FPGA实现

DVB-S中可变插值率CIC滤波器设计及其FPGA实现

DVB-S中可变插值率CIC滤波器设计及其FPGA实现作者:张文坡常亮史丽荣来源:《现代电子技术》2008年第11期摘要:在数字上变频中常用的CIC滤波器的基础上,提出了一种适用于DVB-S系统的可变插值率CIC滤波器的实现结构,首先实现一个内插因子为2的CIC滤波器单元,然后根据不同的内插因子要求,来重复地调用这些内插因子为2的基本滤波器模块,这种CIC滤波器的实现结构符合结构化的设计思想。

通过Verilog HDL语言在FPGA上对其进行了仿真、综合给出了相应的仿真结果,并成功应用于DVB-S系统中。

关键词:积分梳状滤波器;FPGA;插值;数字上变频;数字视频广播中图分类号:TN911.73 文献标识码:B文章编号:1004-373X(2008)11-103-Design of Variable Interpolated Filter CIC in DVB-S and Its FPGA RealizationZHANG We,,(1.Jiazai Telecommunication Equipment Co.Ltd.,Xi′an,710075,China;2.Satellite Application System Department of China Academy of SpaceTechnology,Beijing,100086,China;3.Xi′an Node Science Technology Co.Ltd.,Xi′an,710075,China)Abstract:In this paper,a new variable interpolated filter in DVB-S(Digital Vidoe Broadcast by Satellite) is introduced based on the common filter of cascaded integrator comb.Firstly a CIC filter module with interpolation factor 2 is designed,then we could reuse the basic module according to the interpolation factor.Based on the theory of CIC filter,the filter with FPGA is simulated and synthesized,the results is given,and realizes it in the system of DVB-S.Keywords:CIC;FPGA;interpolation;digital up converter;DVBCIC(Cascaded Integrator Comb)滤波器是现代数字上变频的核心技术,具有简单而高效的结构。

基于FPGA的CIC滤波器的设计与仿真【开题报告】

基于FPGA的CIC滤波器的设计与仿真【开题报告】

毕业设计开题报告电子信息工程基于FPGA的CIC滤波器的设计与仿真一、综述本课题国内外研究动态,说明选题的依据和意义基于多速率信号处理原理,设计了用于下变频的CIC抽取滤波器,由于CIC滤波器结构只用到加法器和延迟器,没有乘法器,很适合用FPGA来实现。

滤波器的结构简单, 需要的存储量小, 是被证明在高速抽取和插值系统中非常有效的单元。

随着数字信号处理算法的不断优化,数字信号处理器(Digital Signal Processors, DSPs)性能的不断提高,数字信号处理技术越来越被广泛地应用在各个领域。

数字信号处理技术正朝着高速高性能方向发展,因此这对数字信号处理的手段和工具也提出了更高的要求。

随着现场可编程门阵列(Field Programmable Gate Array, FPGA)制造工艺的不断改进,其集成度和性能的不断提高,采用FPGA对数字信号进行处理越来越受到重视。

与DSP相比,FPGA有着不可比拟的优势。

一方面,与DSP靠程序指针来运行程序相比,FPGA 执行算法的本质是靠电路并行执行的,因此在同样的时钟频率下,使用FPGA完成数字信号处理算法要比使用DSP快得多。

另一方面,由于FPGA编程灵活,资源可重新配置,使得在实现数字信号处理时更加灵活,成本更低。

因此,FPGA性能的不断提高,能够满足未来复杂数字信号高速实时处理的要求。

用FPGA设计滤波器,无非是是设计一些乘累加单元,其滤波器的各种特性即滤波参数可以通过MATLAB仿真获得。

所以首先要做的是确定你滤波器的设计要求,在MATLAB中仿真设计出该滤波器,从而导出滤波器系数,才能在FPGA中使用。

CIC滤波器由于其无需乘法器以及结构特殊,在移动电视直放站的数字信号处理中,可以高效地胜任抽取滤波的任务。

然而C1C滤波器也有缺陷,一者通带下垂严重,二者信号折叠带衰减不充分,而且此两者难以兼顾。

RS修正法和Kaiser—Hamming补偿法联合使用于CIC滤波器的改进技术中,有效地解决了该问题。

DVB—S射频调制的FPGA实现

DVB—S射频调制的FPGA实现
pr h e .T e AD9 8 n ef c e in,c n iu a in p o e s n h e in e a ls a e p e e t d. 7 9 i t r e d sg a o fg r t r c s ,a d t e d s x mp e r r s n e o g
Ap l a in o n e r t d Ci ut p i t f It g a e r i c o c s
D B— E S射 频 调 制 的 F G 实现 PA
韩 庆 喜 , 志 军 , 淑 慧 , 小 群 刘 张 王
( 东 大 学 信 息科 学 与 工 程 学 院 , 东 济 南 200) 山 山 5 10
摘 要 :一 种 采 用 A 9 8 D 7 9与 F G P A相 结 合 ,在 F G P A上 实现 全数 字 Q S P K射 频 调 制 的 方 案 。介 绍
了 A 98 D 7 9的 接 口设 计 及 配 置 流 程 , 给 出 了设 计 实 例 。 并
关 键 词 :可 变 符 号 率 ; 9 8 射 频 调 制 ; DD AD 7 9; O R
它 将 1 8的 包 结 构 变 成 2 4的 包 结 构 ,数 据 输 出 8 0
的 速 率 为 输 人 的 2 /8 4 0 1 8倍 。( ) 积 压 缩 编 码 , 2卷 由 于 卷 积 压 缩 编 码 采 用 不 同 的 编 码 比 率 ,如 1 2、 / / 2
用 AD 3 6 行 射 频 调 制 , 这 样 就 增 加 了 设 计 的 复 杂 8 4 t进 但
度及 成 本 。本 文采 用 AD 公 司最 新 推 出的 A 9 8 I D 7 9与 F G P A
用 中 。本 文 就 是 利 用 这 一 点 实 现 了 D B S的 射 频 调 制 , V_ 在 FG 内部 实现 D — PA VB S信 道 编 码 f( 机 化 、 S编 码 、 3随 1 R

基于FPGA的CIC抽取滤波器设计与实现

基于FPGA的CIC抽取滤波器设计与实现
总 第 27期 6
计算机与数字工程
Co ue mp tr& Dii l gn eig gt a En ie r n
Vo . 0 No 1 14 .
1 37
2 1 年第 1 02 期
基 于 F GA 的 C C抽 取 滤 波器 设 计 与 实现 P I
雷能 芳
( 渭南师范学 院物理与电气工程学 院 渭南 740) 1 0 0
v rf db o t r i uain a dh r wa ets. eii y s fwa esm lt n a d r et e o
Ke ors CI f tr e i to yW d C i e ,d cma in,FPGA,DS i e l P Bul r d Cls a s Numbe TN7 3 r 1
1 引 言
在数字信号处理 中, 随着采样速率 的提高 , 采样 后的数 据流 的速率变得很高 , 会导致后续 的信号 处理速度跟不 上 , 因此有必要对 A/ D后 的数 据流进 行 降速处理 。实现采 样 速率变换 ( 抽取 和内插 ) 的关键问题是如何实现抽取前 和 内 个 Nhomakorabea成的 。
图 1 单 级 C C抽 取 滤 波器 框 图 I
单级 C C抽取 滤波 器积 分 部分 是单 极 点 的 I I I R滤波 器, 其传输 函数为 :
H () F I - z
() 1 z = 一
( 1 )
() 2
梳状部分是一个对称 的 FR滤波器 , I 其传 输函数 为 :
Abs rc Fil o rm ma eGa eAra ( GA )d vcsi d l s di h il fdgtlsg a r c sig,bu ti c mpiae O ta t edPr g a bl t r y FP e ie swieyu e nt ef do iia in lp o e sn e ti s o lct dt d sg sn e in u ig VH DL rVe i gH DL.Fo hemu t r t i a r c sigt c n o y i o t r a o,t sp p rp p e c e o m— o rl o rt li a esgn lp o e sn e h olg ns fwaerdi hi a e orosdas h mef ri — pe e a ino sa eI tg a o m bd cma in fle a e n FP lm ntto fCa c d n e r t rCo e i to i rb s do GA n t a d DSP Bule .Th oret e sa dfa iii ft ed sg S i r d ec rcn s n e sblt o h e in i y

cic滤波器fpga实现

cic滤波器fpga实现

cic滤波器的FPGA实现发布时间:2016-01-26 15:07:21技术类别:CPLD/FPGA一、关于多采样率数字滤波器很明显从字面意思上可以理解,多采样率嘛,就是有多个采样率呗。

前面所说的FIR,IIR滤波器都是只有一个采样频率,是固定不变的采样率,然而有些情况下需要不同采样频率下的信号,具体例子我也不解释了,我们大学课本上多速率数字信号处理这一章也都举了不少的例子。

按照传统的速率转换理论,我们要实现采样速率的转换,可以这样做,假如有一个有用的正弦波模拟信号,AD采样速率是f1,现在我需要用到的是采样频率是f2的信号,传统做法是将这个经过f1采样后的信号进行DA转换,再将转换后的模拟信号进行以f2采样频率的抽样,得到采样率为f2的数字信号,至此完成采样频率的转换但是这样的做法不仅麻烦,而且处理不好的话会使信号受到损伤,所以这种思想就被淘汰了,现在我们用到的采样率转换的方法就是抽取与内插的思想。

二、抽取先来总体来解释一下抽取的含义:前面不是说,一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号,很明显这个数字信号序列是在f1频率下得到的,现在,假如我隔几个点抽取一个信号,比如就是5吧,我隔5个点抽取一个信号,是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了?所以,抽取的过程就是降低抽样率的过程,但是我们知道,这是在时域的抽样,时域的抽样等于信号在频域波形的周期延拓,周期就是采样频率,所以,为了避免在频域发生频谱混叠,抽样定理也是我们要考虑的因素下面来具体来介绍如上图所示,假如上面就是某一有用信号经采样频率f1抽样得到的频谱,假设这时候的采样频率为8 Khz ,可以通过数格子得到,从0到F1处有8个空格,每个空格代表1Khz,有些朋友可能会问,这不是在数字频域吗,单位不是π吗,哪来的hz?是的,这里是数字频域,采样频率F1处对应的是2π,这里只是为了好解释,我们用模拟频率来对应数字频率。

FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计CIC滤波器的设计主要涉及滤波器的参数确定、级联结构的设计、数据格式的选择和实现细节。

首先,CIC滤波器的参数包括滤波器阶数、滤波器响应和抽取/插值比例。

滤波器阶数决定了滤波器的截止频率和滤波器的响应速度。

滤波器响应可以是低通、高通或带通响应,根据实际需求选择。

抽取/插值比例决定了滤波器的抽取/插值功能,可以根据需要选择。

其次,CIC滤波器采用级联结构,每个级联包括一个积分器和一个信号延迟器。

级联结构的数量决定了滤波器的阶数,阶数越高滤波器的性能越好。

级联结构还可以根据需求进行扩展或压缩。

然后,对于FPGA的CIC滤波器设计,数据格式的选择非常重要。

常见的数据格式有定点(Fixed-Point)和浮点(Floating-Point)两种。

定点数据格式可以节省硬件资源,但需要进行定点数的运算和溢出处理。

浮点数据格式计算精度高,但需要更多的硬件资源。

根据实际需求选择合适的数据格式。

最后,实现细节包括CIC滤波器的硬件资源分配、时钟分配和时序约束等。

硬件资源分配需要根据滤波器的参数确定所需要的积分器、延迟器和加法器等硬件资源。

时钟分配需要合理分配时钟信号,以满足滤波器的运算速度和性能需求。

时序约束能够帮助设计人员解决时序问题,确保滤波器的正确性和稳定性。

总的来说,FPGA的CIC滤波器设计涉及滤波器参数选择、级联结构设计、数据格式选择和实现细节。

通过合理的设计和优化,可以实现快速、高效的滤波功能,满足各种信号处理需求。

多级CIC滤波器的FPGA实现

多级CIC滤波器的FPGA实现
Ab s t r a c t :C I C f i l t e r w a s a h i g h e f i f c i e n c y f i l t e r ,wi d e l y u s e d i n d i g i t a l d o wn c o n v e r s i o n e n d s o f t wa r e r a d i o . I t i n t r o d u c e s t h e
当 前 ,数 字 下 变 频 技 术 是 软 件 无 线 电 的 核 心 技 术 部 分 ,
其 中, M 为 大 于 1的 整 数 , 称 为 抽 取 因子 。D 为为 微 分 延 迟, 一 般 取 1或 2 。它 的 Z 域表示形式 为 :
D M

它在移 动通信 、 数字 广播 、 电视 等 领 域 具 有 非 常 重 要 的 实 际 价 值 。但 同时 也 存 在 着 弊 端 , 随 着 采 样 速 率 的提 高 , 采 样后 的 数 据 流 的 速 率 变 得 很 高 。会 导 致 后 续 的 信 号 处 理 速 度 跟 不
第2 4卷 第 2 3 期
V0 1 . 2 4
No . 23
电子设 计 工程
El e c t r o n i c De s i g n En g i n e e r i n g
2 0 1 6年 l 2月
De c . 2 0 1 6
多级 C I C滤波器的 F P G A 实现
t h i s f i l t e r t h r o u g h MAT L AB a n d Mo d e l s i m C O - s i mu l a t i o n, s y n t h e s i s  ̄  ̄ e r i f y t h e c o r r e c t n e s s o f t h e d e s i g n a n d f e a s i b i l i t y . Ke y wo r d s :C I C;h o g e n a u e r s t r u c t u r e ;MAT L AB;mo d e l s i m

DVB-S中可变插值率CIC滤波器设计及其FPGA实现

DVB-S中可变插值率CIC滤波器设计及其FPGA实现

DVB-S中可变插值率CIC滤波器设计及其FPGA实现
张文坡;常亮;史丽荣
【期刊名称】《现代电子技术》
【年(卷),期】2008(31)11
【摘要】在数字上变频中常用的CIC滤波器的基础上,提出了一种适用于DVB-S 系统的可变插值率CIC滤波器的实现结构,首先实现一个内插因子为2的CIC滤波器单元,然后根据不同的内插因子要求,来重复地调用这些内插因子为2的基本滤波器模块,这种CIC滤波嚣的实现结构符合结构化的设计思想.通过Verilog HDL语言在FPGA上对其进行了仿真、综合给出了相应的仿真结果,并成功应用于DVB-S系统中.
【总页数】2页(P103-104)
【作者】张文坡;常亮;史丽荣
【作者单位】西安嘉载通信设备有限公司,陕西,西安,710075;中国空间技术研究院卫星应用系统部,北京,100086;诺德科技有限公司,陕西,西安,710075
【正文语种】中文
【中图分类】TN911.73
【相关文献】
1.改进型CIC抽取滤波器设计与FPGA实现 [J], 张杰;戴宇杰;张小兴;吕英杰
2.基于FPGA的CIC抽取滤波器设计与实现 [J], 雷能芳
3.基于FPGA的并行可变插值倍数的插值算法实现 [J], 蓝永祥
4.DVB-S基带滤波器中可变插值率补偿技术 [J], 刘伟栋;戎蒙恬;王本峰
5.DVB-S信道处理系统中基带脉冲整形插值滤波器的FPGA设计 [J], 时彦平;林涛因版权原因,仅展示原文概要,查看原文内容请购买。

CIC抽取滤波器的改进及其FPGA的实现

CIC抽取滤波器的改进及其FPGA的实现

信 息 工 程 大 学 学 报 200位于零点的两 侧 , 其中最严重的混叠发生在第一个零点 1/ M ( f s 归一化值) 附近 。若假设 CIC 滤波器的通带截止频 率为 f c , 那么通常把 1/ M - f c 处的混叠抑制和 f c 处的通带衰减看作是评判滤波器性能好坏的两个 指标 。
尽管图 4 给出的实现方案的思想很简单 ,但是 因为在该方案中抽取器放在了梳状滤波器之后 ,所 以除了最后的多项式滤波器外全部的计算都是在 高采样率下完成的 ,计算量很大 ,功耗也较大 ,不便 于硬件的实现 。于是考虑将每个传统 CIC 的 H ( z ) 拆开 , 把抽取器提到梳状部分之前 , 这样梳状滤波 器的系数只有原来的 1/ M 倍 , 计算量也至少降低 了 1/ M , 另外从 ( 4) 式可以看出 , 若取差分延迟 R = 1 , 则单级 CIC 的群时延是 ( M - 1) / 2 , 而如果将
第 1 期 郑 瑾等 :CIC 抽取滤波器的改进及其 FPG A 的实现 59
CIC 的级数设为 2 的整数倍 , 比如 N = 2 , 那么两级 CIC 的群时延就是 M - 1 , 这时再加入一级延迟
Z
- 1
, 就可以将抽取器再提到延迟器 z
4 仿真结果及性能比较
改进型 CIC 滤波器的 FPG A 实现 , 采用的是 Altera 公司 APEX20KE 系列器件 , 所有的仿真工作 都在 Quartus II 中进行 , 最后波形的仿真结果导入 到 matlab 中画出图形 ,得到相应的实验数据 。仿真 采用的输入输出数据宽度均为 32bit , 滤波器的抽 取倍数为 M = 8 ,级联的级数为 N = 2 。图 6 给出了 改进型 CIC 滤波器在 Quartus II 中实现的顶层结构 图和仿真波形图 。 ( clk 为时钟输入 ,en 为使能信 号 ,rdy 是 “有数据输出” 信号 ,datain 为滤波器的 32 位数据输入 ,dataout 为滤波器的 32 位数据输出) 为便于性能比较 ,取滤波器的通带截止频率为 f c = 1/ 8 , M = 1/ 64 ( f s 归一化值 ) , 那么最差的混叠 抑制将发生在 1/ M - f c = 7/ 64 处 。实现传统的两 级 CIC 滤波器 , 需要的逻辑资源为 258 个 , 仅占器 件总资源的 4 % ,通带衰减为 0144 dB , 混叠抑制为 33191 dB ; 若采用 SCIC 滤波器 , 占有的逻辑资源达 到 819 个 ,约占总资源的 12 % , 但此时的通带衰减 为 01062 dB , 混叠抑制为 58140 dB ; 若用二阶多项 式滤波器改进后的 SCIC 滤波器 , 采用图 4 的结构 实现时 ,消耗的逻辑资源数为 1175 个 ,约占总资源 的 18 % ,通带衰减下降至 0103 dB , 混叠抑制为 58 dB ,在 Quartus II 用时序分析得到的最大时钟频率 为 86142 MHz ; 若换成图 5 的高效结构 ,耗用的逻辑

FPGA的CIC滤波器的设计

FPGA的CIC滤波器的设计

基于FPGA的CIC数字滤波器的设计摘要:级联积分梳状(Cascade Integrator Comb,CIC)滤波器是数字系统中实现大采样率变化的多速率滤波器,已经证明是在高速抽取和插值系统中非常有效的单元,在数字下变频(DDC)和数字上变频(DUC)系统中有广泛的应用。

它不包含乘法器,只是由加法器,减法器和寄存器组成,而且需要的加法器的数目也减少了许多,因此CIC滤波器比FIR和IIR滤波器更节省资源,并且实现简单而高速。

本文主要讨论了CIC滤波器的基本原理和基于FPGA的仿真实现方法,具体是采用Verilog HDL语言编程,将滤波器分为积分器模块和梳状器模块2个部分,对每个模块进行具体的功能分析和设计实现,最后通过Modelsim 仿真对滤波器的性能进行分析,验证了设计的正确性。

关键词:CIC滤波器;抽取;FPGA;Verilog HDLthe Design of Cascade Integrator Comb Filter Based on FPGAAbstract:CIC (Cascade Integrator Comb, CIC) filter is a digital system to achieve large changes in multi-rate sampling rate filter, which has been proven to be a very effective unit in the high-speed extraction and interpolation system. It is widely used in the digital down conversion (DDC ) and digital up conversion (DUC) systems. It does not contain the multiplier, but just composes by adders, subtractors and registers, and the number of needing adders is reduced a lot. So it takes fewer resources than FIR filter and IIR filter. And the speed of CIC filter is very high and it is also very convenient to realize.This article discusses the basic principles of CIC filter and the simulation way based on FPGA. The modules were described with Verilog HDL. Firstly, the filter was divided into two parts which were integration module and the comb module. Then the function of each module were analyzed and designed. Finally the performance of the filter was analyzed under ModelSim and the correctness of the design was verified. Keywords:CIC filter; Decimation; FPGA; Verilog HDL1. 引言:数字滤波是数字信号分析中最重要的组成部分之一,数字滤波与模拟滤波相比,具有精度和稳定性高,系统函数容易改变,灵活性高,不存在阻抗匹配问题,便于大规模集成,可实现多维滤波等优点。

CIC滤波器的FPGA实现

CIC滤波器的FPGA实现

CIC滤波器的FPGA实现
范艳根
【期刊名称】《黑龙江科技学院学报》
【年(卷),期】2008(018)003
【摘要】为了解决软件无线电通信系统中频采样之后的极大数据量在基带处理部分对DSP计算的压力,在发射和接收过程中采用采样率变换技术,并引入CIC滤波器实现采样率转换,很好地满足了抗混叠效应的要求.采用常规方法和Hongenauer 剪除理论的改进算法完成该滤波器的设计,结果表明:对于5级CIC滤波器,前者最高工作频率为160MHz,占用228个逻辑单元;后者最高工作频率为193MHz,占用225个逻辑单元.QuartusⅡ时序仿真验证了两种方法的正确性,而后者更适用于高速多速率信号处理系统.
【总页数】3页(P206-208)
【作者】范艳根
【作者单位】哈尔滨工业大学,微电子中心,哈尔滨,150001;黑龙江科技学院,电气与信息工程学院,哈尔滨,150027
【正文语种】中文
【中图分类】TN92
【相关文献】
1.基于FPGA的CIC滤波器的设计与实现 [J], 徐艳;田克纯
2.多级CIC滤波器的FPGA实现 [J], 谢海霞;孙志雄
3.CIC滤波器改进及其FPGA实现 [J], 李凯勇
4.基于FPGA的CIC滤波器优化设计与实现 [J], 许彦辉;年夫顺;张超
5.基于FPGA的多级CIC滤波器的设计与实现 [J], 王璞;张玉明;田野;张坤;杨军因版权原因,仅展示原文概要,查看原文内容请购买。

  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

DVB-S中可变插值率CIC滤波器设计及其FPGA实现
作者:张文坡常亮史丽荣
来源:《现代电子技术》2008年第11期
摘要:在数字上变频中常用的CIC滤波器的基础上,提出了一种适用于DVB-S系统的可变插值率CIC滤波器的实现结构,首先实现一个内插因子为2的CIC滤波器单元,然后根据不同的内插因子要求,来重复地调用这些内插因子为2的基本滤波器模块,这种CIC滤波器的实现结构符合结构化的设计思想。

通过Verilog HDL语言在FPGA上对其进行了仿真、综合给出了相应的仿真结果,并成功应用于DVB-S系统中。

关键词:积分梳状滤波器;FPGA;插值;数字上变频;数字视频广播
中图分类号:TN911.73 文献标识码:B
文章编号:1004-373X(2008)11-103-
Design of Variable Interpolated Filter CIC in DVB-S and Its FPGA Realization
,,
(1.Jiazai Telecommunication Equipment Co.Ltd.,Xi′an,710075,China;
2.Satellite Application System Department of China Academy of Space
Technology,Beijing,100086,China;
3.Xi′an Node Science Technology Co.Ltd.,Xi′an,710075,China)
Abstract:In this paper,a new variable interpolated filter in DVB-S(Digital Vidoe Broadcast by Satellite) is introduced based on the common filter of cascaded integrator comb.Firstly a CIC filter module with interpolation factor 2 is designed,then we could reuse the basic module according to the interpolation factor.Based on the theory of CIC filter,the filter with FPGA is simulated and synthesized,the results is given,and realizes it in the system of DVB-S.
Keywords:CIC;FPGA;interpolation;digital up converter;DVB
CIC(Cascaded Integrator Comb)滤波器是现代数字上变频的核心技术,具有简单而高效的结构。

CIC滤波器又称为简单整系数梳状滤波器,是在高速抽取核或插值系统中非常有效的单元。

它结构简单,处理速度高,最大的优点是不需要进行乘法运算。

本文在常用CIC滤波器的基础上,提出一种适用于DVB-S(Digital Vidoe Broadcast by Satellite)系统的可变插值率的CIC 滤波器的实现结构。

1 级联积分梳状滤波器
CIC插值滤波器最早由Hogenauer提出,它由N级梳状滤波器和N级积分器级联构成,其结构如图1所示。

图中R是整数倍速率的内插因子,微分延迟M为进行滤波器设计的参数,这里取M=1,因此CIC滤波器的传输函数为:
------
CIC插值滤波器的梳状部分工作在较低的频率,梳状部分由N级梳状滤波器组成,每级微分延迟M个样本。

单级梳状滤波器的传递函数为:
Hc(z)=1--
单级梳状滤波器的基本实现框图如图2所示。

图1 CIC插值滤波器结构框图
图2 单级梳状滤波器的实现框图
CIC的N级积分器工作在高采样率下,每级积分器都是一个反馈系数为1的单极点IIR滤波器,其传递函数为:
HI(z)=[SX(]1[]1--
单级积分器的实现框图如图3所示。

由于不需要使用乘法器而且对于滤波器的系数不需要使用存储器,这种结构硬件实现的效率很高。

图3 单级积分器的基本实现框图
2 可变插值率CIC滤波器
由于CIC滤波器的硬件实现需要积分器工作在较高的采样率上,因为这些积分器都是递归的,所以无法使用流水线技术,从而在很大程度上制约了电路的工作速度。

因此,本文提出一种内插因子为2次幂的CIC非递归高效实现结构。

设内插因子,并定义Ri=Ri-,其中R0=R。

由多项式分解,可得:
这样就将CIC滤波器分解为多级的完全非递归结构了。

以R=32为例,可以采用2*2*2*2*2这样的5级结构来实现,这样对内插因子进行分解的好处在于Verilog HDL编码时可以做成2倍内插模块,反复调用,符合结构化的设计思想。

由于采用了完全非递归结构,就可以将流水线技术用于加法器,这样不仅能使系统的处理速度大大提高,而且可以有效降低功耗。

通过内插因子的选择,该方案可以灵活地实现R=2,4,8,16,32的内插,以适应
DVB-S系统不同的要求。

3 FPGA实现
设定R=32,通过内插因子的选择,该方案可以灵活地实现R=2,4,8,16,32的内插,以适应DVB-S系统不同的要求。

按照这种CIC实现方案进行Verilog编码,在Modelsim下进行前仿真,能够很好地实现内插功能,图4为2,4倍内插,采用N=4级内插CIC滤波器。

图4 内插因子为2,4倍仿真结果
4 结语
本文基于常用CIC滤波器,提出一种新的可变因子CIC内插滤波器的实现结果,把该滤波器应用于DVB-S的数字上变频中,能够很好地满足DVB-S系统中所需的多种内插因子为2次幂内插要求。

参考文献
[1]Stephen G,Stewart R W.High-speed Sharpening of Decimating CIC Filter\[J\].Electronic
-
[2]Jovanovic-Dolecek G,Mitra S K.Efficient Sharpening of CIC Decimation Filter\[C\].IEEE 2003 International Conference on Acoustic,Speech and Signal Processing,2003,6:385-388.
[3]杨小牛,楼才义,徐建良.软件无线电原理与应用\[M\].北京:电子工业出版社,2001.
[4]胡书广.数字信号处理理论、算法与实现\[M\].北京:清华大学出版社,2003.
作者简介张文坡男,1980年出生,河北赵县人,工程师。

主要从事通信技术方面的研究工作。

相关文档
最新文档