南京理工大学EDA设计

EDA（Ⅱ）实验报告——多功能数字钟设计指导老师：谭雪琴学院：自动化学院班级：9121102002姓名：刘晨阳学号：912110200227多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。

实现保持，清零，校分，校时，报时，闹钟与彩铃设置。

在软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。

实现并充分领略硬件设计软件化的精髓。

关键字：数字钟模块化软件化QuartusⅡAbstract: using the QuartusII software modular design method to design a digital clock. Realize keep, reset, the points, the school, the hour, the alarm clock and colourful bell Settings. In software simulation test after the success of the download to compile programmable experiment system in SmartSOPC hardware test. Achieving and fully enjoy the hardware design of the essence of the software.Key words: a digital clock blocking method software QuartusⅡ目录一．设计内容--------------------------------------------------------------------4 二．设计要求--------------------------------------------------------------------4 三．电路整体设计方案-------------------------------------------------------4 四．各模块设计原理分析----------------------------------------------------64.1 时钟产生模块------------------------------------------------------------64.2 时，分，秒计时模块--------------------------------------------------74.3 译码显示模块-----------------------------------------------------------114.4 清零保持模块-----------------------------------------------------------134.5 校时，校分模块--------------------------------------------------------144.6整点报时模块------------------------------------------------------------15 五．多功能数字时钟总电路图--------------------------------------------16 六．实验中遇到的问题及解决方法---------------------------------------16 七．程序下载，仿真与测试-----------------------------------------------177.1 管脚设定-----------------------------------------------------------------177.2下载硬件电路实现-----------------------------------------------------17 八．未实现的功能及其思路-----------------------------------------------17 九．实验总结与感想---------------------------------------------------------18 十．参考文献-------------------------------------------------------------------18一、设计内容设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在开关的作用下具有保持、清零、快速校分、快速校时、整点报时等基本功能功能。

我在实现上面的基本功能后，增加了下列功能：星期显示调节功能二、设计要求2.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；7、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz，59’59”时报时频率为1KHz）；2.1 提高部分要求1、在小时前面一位显示星期数（1到7）；2、K5是系统的校星期开关（K4=0正常工作，K4=1时可以快速校星期）；三、电路整体设计方案图1为实验功能方框图：图1 实验方框图数字钟的基本功能是计时电路，因此必须获得足够精确振荡时间的脉振信号，以此作为计时电路的基础，实验中提供的振荡频率源为48MHZ，通过程序分频获得所需脉冲频率（1Hz,500Hz,1KHz）。

为产生秒位，设计一个模60计数器，对1HZ的频率进行秒计数，分别产生秒个位和十位；为产生分位，通过秒位的进位控制分的模60计数器的使能端，分位也由模60计数器构成；为产生时位，通过分位的进位控制时的模24计数器的使能端，时位由模24计数器构成；为产生星期位，通过时位的进位控制星期的模7计数器的使能端，星期位有模7计数器构成。

整个数字计时器的计数部分共包括七位：星期位，时十位、时个位、分十位、分个位、秒十位和秒个位。

显示功能是通过数值选择器器、译码器、码转换器和7段显示管实现的。

因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个74151，一个3-8译码器74138和一个用74160搭成的模7计数器配合，根据模7计数器的信号进行数码管的动态显示。

清零功能是通过控制计数电路模块的清零端的高低电平来实现的。

只需使清零开关按下时计时模块内各个模块计数器的清零端均接入有效电平（本实验中是高电平），而清零开关接低电平时各清零端均为无效状态。

校分校时功能由防抖动开关（D触发器）、逻辑门电路实现。

其基本原理是通过逻辑门电路控制分计数器的使能端，当校分校时开关断开时，使能端由低位计数器提供；当按下校分校时开通时，分计数器的使能端处于高电平，使计数器在1HZ脉冲驱动下可快速计数。

为实现稳定调节时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。

保持功能是通过逻辑门和防抖动开关（由D触发器实现）控制秒计数器的使能端实现的。

正常情况下，开关不影响秒计数器的使能端即秒正常计数，当按下开关后，使能端为低电平，秒计数器处于不工作状态从而实现计时保持功能。

整点报时功能可以通过组合逻辑电路实现。

当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。

星期设定电路功能。

星期设定的原理与校时校分相同，也是控制星期的模7计数器的使能端。

从而达到星期设定的功能。

四、各模块设计原理分析4.1 时钟产生模块分频电路将实验箱提供的48MHz的频率分频成1Hz（供计数时钟），500Hz，1KHz（供整点报时用），4Hz（供彩铃电路）和392Hz，440Hz，494Hz，523Hz，587Hz，659Hz，698Hz，784Hz（彩铃的8个音频频率）。

模块封装：分频内部代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clk48mhz:in std_logic;clk1hzout,clk500hzout,clk1000hzout:out std_logic);end entity fenpin;architecture fun of fenpin issignal clk1hz,clk500hz,clk1000hz:std_logic;beginprocess(clk48mhz)variable div1:integer range 0 to 24000000:=0;variable div2:integer range 0 to 48000:=0;variable div3:integer range 0 to 24000:=0;beginif(clk48mhz'event and clk48mhz='1')thenif(div1=24000000)thendiv1:=0;clk1hz<=not clk1hz;elsediv1:=div1+1;end if;if(div2=48000)thendiv2:=0;clk500hz<=not clk500hz;elsediv2:=div2+1;end if;if(div3=24000)thendiv3:=0;clk1000hz<=not clk1000hz;elsediv3:=div3+1;end if;end if;end process;clk1hzout<=clk1hz;clk500hzout<=clk500hz;clk1000hzout<=clk1000hz;end fun;仿真波形：由于仿真周期的限制，只用2ps代替48Mhz，图中读出1Khz的周期96ns,500hz为192ns。

4.2 时，分，秒计时模块时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要秒进位信号对分计数器使能从而产生分，分进位信号对时计数计数器使能产生时信号。