基于FPGA的1GHz数据采集卡研制 (1)

摘要
摘要
目前高速数据采集在电子产业中的应用越来越广泛，尤其是在软件无线电和遥感，数字示波器、孔径雷达等需要解决大带宽信号的采集和处理的方面。

高速数据采集系统的要求包括具有高的数据采样速率和分辨率，大的模拟输入带宽和大容量存储设备等。

本文结合“瞬态高速运动目标测试雷达系统＂对数据采集的要求，设计了采样速率为１Ｇｓｐｓ的采集卡。

为了达到系统要求的采样速率，设计采用Ｅ２Ｖ公司的高速模数转换芯片ＡＴ８４ＡＤ００１，并通过三线串行接口设置使其工作在并行交错采样模式下。

使用大规模可编程逻辑器件（ＦＰＧＡ）作为系统时序和逻辑的核心，实现对高速数据的接收以及后续存储电路和ＵＳＢ２．０接口电路的控制。

存储电路部分选用４片镁光公司的大容量ＳＤＲＡＭ实现对数据的缓存，并通过ＵＳＢ２．０接口芯片ＣＹ７Ｃ６８０１３实现与上位机之间的数据交互。

另外，高速电路板的设计过程不同于普通的电路，设计时必须要对电源完整性和信号完整性进行全方位考虑，论文对电路板设计要注意的事项进行了讨论。

论文给出了数据采集卡调试验证的过程，并对其中存在的一些问题进行了分析和修正。

关键词：高速Ａ／Ｄ采样；并行交替模数转换；异步ＦＩＦＯ；ＳＤＲＡＭ；ＵＳＢ２．０
２高速数据采集卡及工作原理
行多通道采样技术，即并行时间交替（Ｔｉｍｅ．ｉｎｔｅｒｌｅａｖｅｄ）技术。

并行时间交替采样是对同一模拟信号直接输入到ｎ片Ａ／Ｄ（或者一个芯片的１１个通道），Ａ／Ｄ按照各自的采样时钟工作，ｎ片Ａ／Ｄ的采样时钟的相位差为３６０／ｎ度，系统的采样率为ｎ片（或ｎ个通道）ＡＪＤ的总和【１０ｌ。

下面结合本系统所采用的ＡＤＣ芯片ＡＴ９４ＡＤ００１Ｂ详细阐述其工作过程：系统所用的ＡＴ８４ＡＤ００１Ｂ中含有两个独立的ＡＤＣ转换器，时钟ＣＬＫＯ和ＣＬＫｌ的频率相同，相位差为３６０／２，即相差１８０度。

其中一路在ＣＬＫＯ的上升沿取样，采样点为奇数点；另一路在ＣＬＫＩ的上升沿取样，采样点为偶数点。

这样的采样速率与单路ＡＤＣ相比就提高了一倍，但成本却相应的降低了。

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图２．２时间交替采样示意图示
并行时间交替采样技术虽然在理论上可以提高系统的采样速率，但是高速时钟的相位匹配，ＡＤＣ通道之间的不一致等也会造成误差，它主要包括以下三种…】：
１）时间误差：是由非均匀采样引起的，原因是数据信号线不等长和时钟延迟导致了各个ＡＤＣ通道的时刻不完全一致。

２）增益误差：由于各个ＡＤＣ或一片ＡＤＣ各个通道之间增益不一致而带来的误差。

３）偏置误差：这是由各个ＡＤＣ或一片ＡＤＣ各个通道基准电平不绝对一致引起的误差。

上述三种误差会严重影响ＡＤＣ的性能，需要通过一定的后续数字处理方法进行校正才能获得最佳性能。

所以系统设计要注意的问题一是保证电路能产生
３高速数据采集卡总体设计
３高速数据采集卡总体设计
本设计结合“瞬态高速运动目标测试雷达系统＂对数据采集的需求，提出了１Ｇｓｐｓ数据采集卡的设计方案，硬件原理框图如图３．１所示：
计算机
图３．１系统整体架构
它主要包括电源管理模块，ＡＤＣ采样模块，ＦＰＧＡ主控电路模块，ＳＤＲＡＭ存储电路模块，ＵＳＢ接口电路模块。

电源管理模块负责给各个模块的电源供应；ＡＤＣ采样模块包括模拟调理电路，采样时钟电路和ＡＤ变换电路，信号首先进入模拟信号调理电路，转化为ＡＤＣ芯片能够采集到的信号形式；之后ＡＤ芯片在高速时钟电路产生的５００ＭＨｚ时钟的作用下，对外部模拟信号进行实时采样，由于方案选用的ＡＤ芯片内部有Ｉ和Ｑ两个独立的通道，自带ｌ：２的数据多路分离器和ＬＶＤＳ缓冲器，所以ＡＤ输出为４路８位的２５０ＭＨｚＬＶＤＳ格式的数据流。

ＦＰＧＡ作为主控制芯片，利用串行收发器（ＳＥＲＤＥＳ）接收ＬＶＤＳ格式、２５０ＭＨｚ速率的差分数据流，并且利用降速分流（ＤＭＩⅨ）模块，对数据流进行ｌ：２的降速分流，变为８路１２５ＭＨｚ的数据流。

由于缓存涉及跨时钟域的数据传输，１２５Ｍｂｐｓ的数据流送入工作频率１００ＭＨｚ的ＳＤＲＡＭ存储器之前需要用双端口异步ＦＩＦＯ进行速率匹配。

同样ＳＤＲＡＭ送出数据至ＵＳＢ接口也需要由双端口ＦＩＦＯ进行速率匹配，另外，ＦＰＧＡ还完成ＵＳＢ传输接口的控制，通过上位机传输模块将接收的数据在电脑上存储或者显示。

系统信号流向如图３．２所示：
３高速数据采集卡总体设计
时钟电路和ＡＤ变换电路：
３．１．１模拟调理电路
模拟调理电路的作用一是对输入的传输线进行阻抗匹配，使ＡＤ的幅度满足要求，二是将单端输入转化为差分形式，提高其抗干扰能力。

本设计使用ＭＡＣＯＭ公司的射频变压器ＴＰ－１０１完成这项功能。

它是不平衡一平衡耦合变压器，输入输出阻抗都是５０欧姆，ｌｄＢ带宽的输入频率范围为５００ＫＨｚ－１．５ＧＨｚ，引入的上升时间为０．１８ｎｓ，典型插入损耗值为０．４ｄＢ，完全符合系统需求ｎ引。

ＡＴ８４ＡＤ００１Ｂ的每个模拟输入端都有两个管脚，中间的管脚作为模拟差分信号的输入，而另一个管脚通过５０欧的电阻接地来实现阻抗匹配。

原理框图如下：
图３．３模拟调理电路框图
３．１．２采样时钟电路设计
高频时钟的质量是影响ＡＤ变换性能的重要因素，高频时钟一般是无法用晶振直接产生的，需要用晶振及锁相环倍频电路来生成。

偏差（ｓｋｅｗ）和抖动（ｊｉｔｔｅｒ）是衡量时钟性能的主要指标ｎ引：偏差又称传输延时之差，指时钟信号理想变沿与实际变沿之差，它由时钟信号分布到系统各处的时延不一致造成的。

抖动是指时钟受到外部噪声或者串扰的影响而导致理想时钟边沿与实际时钟边沿的偏离的现象，这种变化是随机的。

设计选用了专门的锁相环芯片ＳＹ８９４２１Ｖ来完成这项功能。

ＳＹ８９４２１Ｖ是一种基于差分ＰＬＬ技术的数字锁相环芯片ｎ钉。

它的工作参考输入时钟频率是从３０ＭＨｚ到５６０ＭＨｚ，频率输出范围２０￣ｌ１２０ＭＨｚ，格式是ＬⅥ，ＥＣＬ形式。

在ＳＹ８９４２ｌＶ的引脚当中，对Ｎ和对Ｎ￣是参考时钟输入，可以接收单端或者差分信号，系统将其外接一个５０Ｍ的有源晶振，作为产生时钟的
３高速数据采集卡总体设计
辑器件，集成度高，规模大，适合高速、高密度的数字逻辑电路设计应用场合。

本设计ＦＰＧＡ负责系统全部逻辑控制，它的任务包括：
（１）：接收ＡＤＣ芯片输出的高速数据流，并且完成三线串口的配置。

（２）：ＳＤＲＡＭ控制器的时序控制，完成数据的缓存。

（３）：ＵＳＢ控制芯片ＣＹ７Ｃ６８０１３的时序控制，完成数据到上位机的传输。

Ａｌｔｅｒａ公司的ＣｙｃｌｏｎｅＩＩ，Ｓｔｒａｔｉｘ系列都可以实现上述功能，虽然Ｓｔｒａｔｉｘ系列拥有更高的性能，但是其价格确实昂贵，本设计在综合考虑成本的基础上选择了ＣｙｃｌｏｎｅＩＩ系列的ＥＰ２Ｃ３５Ｆ６７２Ｃ６，它不仅沿袭了Ｃｙｃｌｏｎｅ系列的低成本的产品定位，而且通过缩小硅片的面积，相较于ＡＳＩＣ低得多的成本在单片上实现复杂的数字系统，ＣｙｃｌｏｎｅＩＩ比同类的其他ＦＰＧＡ提高了６０％的性能，却降低了一半的成本１博Ｊ。

ＥＰ２Ｃ３５的主要资源如下表：
表３．２：ＥＰ２Ｃ３５Ｆ６７２ｃ６逻辑资源概述
资源名称数目
ＬＥ３３２１６个
Ｍ４Ｋ存储器块１０５个
总存储器空间４８３８４０ｂｉｔｓ
１８×１８乘法器３５个
模拟锁相环４个
全局时钟网络１６个
ＥＰ２Ｃ３５Ｆ６７２Ｃ６的速度级别是同系列芯片最快的６，它采用ＦＢＧＡ（ｆｍｅ．１ｉｎｅｂａｌｌｇｒｉｄａｒｒａｙ，细排球栅阵列）封装，共有８个Ｉ／０Ｂａｎｋ，４７５个可用Ｉ／０管脚，完全支持ＬＶＤＳ收发、ＵＳＢ总线接口和ＳＤＲＡＭ存储器接口，满足数据采集卡的功能对接口类型的需要。

３．２．２Ｉ／０引脚的分配
ＥＰ２Ｃ３５Ｆ６７２Ｃ６共有８个Ｉ／ＯＢａｎｋ，分别分布在芯片的四周，Ｉ／Ｏ内核采用１．２Ｖ供电，Ｉ／ｏＢａｎｋ可以根据不同的需要配置成３．３Ｖ或者２．５Ｖ供电。

本系统根据功能需求分块如下：Ｂａｎｋｌ和Ｂａｎｋ２用３．３Ｖ供电，Ｂａｎｋｌ负责ＣＹ７Ｃ６８０１３的控制接口，Ｂａｎｋ２负责ＡＤＣ的三线串口配置电路的接口。

Ｂａｎｋ３和Ｂａｎｋ４用２．５Ｖ供电，用于接收来自ＡＤＣ的Ｉ通道和Ｑ通道的ＬＶＤＳ数据。

Ｂａｎｋ５，６，７，８用３．３Ｖ供电，用途是ＳＤＲＡＭ存储器的控制。

如下图所示：
３高速数据采集卡总体设计
图３．９ＦＰＧＡ的ＡＳ和ＪＴＡＧ混合配置电路
３．２．４ＦＰＧＡ与ＡＤＣ接口设计
本设计使用的模数转换芯片ＡＴ８４ＡＤ００１Ｂ的数字输出接口形式是ＬＶＤｓ（Ｌｏｗ－ＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ，低压差分信号）格式，这是一种低压摆的差分信号传输技术，它使得信号（峰峰值３５０ｍＹ）能在差分ＰＣＢ线对或平衡电缆上以几百Ｍｂｐｓ的速率传输，具有速度快，功耗低，抗干扰强的特点，因而得到了广泛的应用【１９Ｊ。

ＣｙｃｌｏｎｅＩＩ器件的所有ＢＡＮＫ都支持ＬＶＤＳ，并且满足标准ＡＮＳＩ／ＴＩＡ，ＥＩＡ－６４４，利用双倍数据接ＥＩ（ＤＤＩＯ）寄存器时，ＬＶＤＳ接收器（ｒｅｃｅｉｖｅｒ）支持的最大传输速率为８０５Ｍｂｐｓ，ＬＶＤＳ发送器（ｔｒａｎｓｍｉｔｔｅｒ）支持的最大传输速率为６４０Ｍｂｐｓ。

ＬＶＤＳ标准不需要输入参考电平，但在输入差分信号中间要进行１００Ｑ的阻抗匹配，并且尽量靠近ＦＰＧＡ的ＬＶＤＳ输入端【２０】。

典型的ＬＶＤＳ点对点应用如下图：
３高速数据采集’ｇ－总体设计
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图３．１０ＬＶＤＳ点对点应用
设计选取的ＦＰＧＡ芯片ＥＰ２Ｃ３５Ｆ６７２Ｃ６有专门的通道收发ＬＶＤＳ逻辑兼容的信号。

每一个差分对都用ｐ代表正信号，ｎ代表负信号，在管脚分配和连接时要注意正负极性不要接反。

３．３ＳＤＲＡＭ存储电路模块
３．３．１存储器选型
数字逻辑设计中常用的存储器类型包括Ｉ乙蝴，ＲＯＭ，ＳＲＡＭ，ＦＩＦＯ，ＳＤＲＡＭ等，这些存储器各有各的应用场合，各种数字存储器的性能特点ｆ２１１见表：
表３．３：各种存储器特点比较
存储器类型特点
ＲＡＭ，ＳＲＡＭ随机存储，速度快，但存储容量小，掉电后数据即丢失。

按照地址线
不同访问各单元数据。

ＲｏＭ，ＥＥＰＲＯＭ存储容量小，读取数据一般为１２Ｃ总线形式，常用于专用芯片的固化和
上电寄存器的配置。

ＦＩＦＯ先进先出堆栈存储，无地址线，只有数据线。

有半满、满、半空、空
等标志信号，操作简单，但是容量很小。

异步ＦＩＦＯ常用做跨时钟域数
据缓冲。

ＳＤＲＡＩ、僵，ＤＤＲ大容量的动态随机存储器，读写速度高，支持突发式读写，但是控制ＤＲＡＭ复杂，需要定时刷新以保存数据。

本设计存储器的作用是完成高速大容量数据流的缓冲，所以要选择大容量的ＳＤＲＡＭ存储器。

下面章节将介绍此种存储器。

３．３．２ＳＤＲＡＭ介绍
３高速数据采集忙总体设计
表３．４：ＭＴ４８ＬＣ３２Ｍ１６引脚概述
引脚ＩＯ方向功能概述
ＣＬＫ输入时钟
ＣＫＥ输入时钟使能，ＣＫＥ为高，ＣＬＫ
有效，否则无效
ＣＳ输入片选信号，低电平有效
ＲＡｓ，ＣＡＳ，ＷＥ输入命令输入，三个信号组合成
命令输入
ＤＱＭＬ，ＤＱＭＨ输入输入输出使能信号
ＢＡＯ。

ＢＡｌ输入决定ＢＡＮＫ的片选
ＡＯ—Ａ１２输入ＡＣＴＩＶＥ命令到来时：
Ａ０－Ａ１２为ＲＯＷ地址：
ＲＥＡＤ／ＷＲＩＴ命令到来时，
Ａｏ＾Ａ９为ＣＯＬＩ肿ＩＮ地址；
ＬＯＡＤＭＯＤＥｌ汪ＧＩＳＴＥＲ命
令到来时，为命令字输入。

ＤＱＯＮＤＱｌ５双向管脚数据输入输出管脚
ＮＣ悬空
ＶＤＤＱ，ＶＤＤ输入３．３Ｖ电源输入
ＶＳＳＱ，ＶＳＳ输入地
其主要特性如下：
（１）ＰＣＩ００及ＰＣＩ３３兼容。

（２）全同步，在系统时钟的上升沿触发。

（３）内部管道式操作，列地址在每个时钟周期变化。

（４）可编程的突发长度：ｌ，２，４，８或者全页模式。

（５）自动预充电，自动刷新模式。

（６）６４ｍｓ，８１９２刷新周期。

（７）ＬＶＴＴＬ兼容的输入输出。

（８）３．３Ｖ电压供电。

３．３．３ＳＤＲＡＭ与ＦＰＧＡ接口电路
通过上节对ＭＴ４８ＬＣ４Ｍ３２８２的介绍，我们知道此款ＳＤＲＡＭ是３．３Ｖ供电，ＬＶＴＴＬ数据格式，是ＦＰＧＡ可兼容的信号形式，只要提供对应的ＦＰＧＡ块供电电压为３．３Ｖ
ＰＬＬ锁相环电路倍频产生，其它信号都连接至ＦＰＧＡ的ＩＯ引脚即可。

３高速数据采集卡总体设计
考虑到ＦＰＧＡ有限的ＩＯ引脚和逻辑资源，设计每两片ＳＤＲＡＭ复用一组倍频时钟，地址和控制线复用，而数据线分开。

这样四片ＳＤＲＡＭ就被分成了两组，一组由ＦＰＧＡ的ＢＡＮＫ５，６控制。

另一组由ＢＡＮＫ７，８控制。

这种设计不仅使ＳＤＲＡＭ的数据总线可以扩展为３２位，而且大大节约了系统资源。

３．４ＵＳＢ接口电路模块
３．４．１ＵＳＢ总线及其接口芯片概述
ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ，通用串行总线）以其即插即用和热插拔特性以及较高的传输速率，在推出之后得到了迅速发展，它的出现大大简化了计算机外围设备的连接。

目前ＵＳＢ２．０协议提出的总线速率高达４８０Ｍｂｉｔ／ｓ，可以满足大多数实际应用的需要。

ＵＳＢ插口的接线很简单，只有四根线组成，Ｄ＋，Ｄ－是双向差分数据线，还有电源线和地线，当系统功耗低的时候，可以用ＵＳＢ电源线供电，由于本系统功耗较大，所以不能用ＵＳＢ电源供电。

ＵＳＢ技术的广泛应用也促进了ＵＳＢ接口芯片的发展，近年来一些公司纷纷推出了符合ＵＳＢ２．０规范的接口芯片，Ｃｙｐｒｅｓｓ公司的ＥＺ—ＵＳＢＦＸ２系列接口芯片ＣＹ７Ｃ６８０１３Ａ是一种通用的串行总线控制器，它完全符合ＵＳＢ２．０版本规范的要求，可获得高达４８０Ｍｂｉｔ／ｓ的ＵＳＢ２．０峰值速率。

同时其内置增强型８０５１微控制器和ＵＳＢ传输引擎，简化了ＵＳＢ的控制传输操作。

ＣＹ７Ｃ６８０１３Ａ芯片功能框图如下所示【卅：
图３．１２ＣＹ７Ｃ６８０１３内部结构框图
ＣＹ７Ｃ６５０１３的引脚（５６管脚的）主要可以分为几类：电源引脚（包括数字和模拟电源地）；系统引脚，如系统时钟，ＵＳＢ挂起外部唤醒，系统复位；１２Ｃ
５程序设计
始。

（３）：写过程的启动是在ｓｃｌｋ的上升沿第一次采样到ｓｌｄｎ为高的时刻，整个写过程中ｓｌｄｎ一直为低电平。

（４）：写过程开始后，前３个时钟周期写入地址，高有效位（ａ［２］）在前，低有效位（ａ［０］）在后。

（５）：接下来的１６个ｓｃｌｋ周期，按照与写地址同样的方式写入数据，高位在前，低位在后（ｄＥ１５］一ｄ［Ｏ］）。

（６）：最后ｓｌｄｎ有效时要额外的１个时钟周期将前面的数据按对应地址从缓冲寄存器并行打入内部实际寄存器。

本设计在ＦＰＧＡ内部通过ＶｅｒｉｌｏｇＨＤＬ编写了一个模块，时序仿真图如所示，其中ｃｌｋｉｎ是系统时钟５０Ｍ，ｒｓｔ为低电平有效的异步复位信号，ｓｃｌｋ为系统时钟信号的二分频２５ＭＨｚ，向地址为０的寄存器中写入配置的数据，ｍａｉｎｃｎｔ是一个计数器，每计数到１９时，完成～个寄存器的配置过程。

在ＱｕａｒｔｕｓＩＩ中
图５．２三线串口设置时序仿真图
５．２采样数据接收与分流的实现
数据分流器（ＤＭＵＸ）的应用是高速数据采集系统中必不可少的环节之一，数据分流是指通过串并变换方法，将一路高速数据流分为几路并行的相对低速的数据流，整个系统的数据吞吐率保持不变。

这种方法是ＦＰＧＡ一种典型的以芯片面积换取速度的设计方法ｐ５１。

Ｐｄｔｃｒａ公司提供了专门用于收发ＬＶＤＳ信号的ＩＰ核模块ＡＬＴＬＶＤＳ强函数，ＡＬＴＬＶＤＳＲＸ和ＡＬＴＬＶＤＳＴＸ分别实现ＬＶＤＳ信号的接收和发送功能。

本设计使用的是实现ＬＶＤＳ信号接收功能的模块ＡＬＴＬＶＤＳＲＸ。

如图所示。

在Ｓｔｒａｔｉｘ等高端系列ＦＰＧＡ器件中，ＡＬＴＬＶＤＳ使用专门的ＳＥＲＤＥＳ电路实现高速差分
５程序设计
信号的收发，但是在本设计使用的Ｃｙｃｌｏｎｅｉｉ器件中没有专门的ＳＥＲＤＥＳ电路，需用ＬＥ和ＰＬＬ来实现这项功能。

在接收器接收数据的同时，伴随着ＰＬＬ产生的时钟将数据送入移位寄存器，之后再用较低速的时钟信号将数据并行的送出，从而实现数据串并转换的过程【３６１。

Ｃｙｃｌｏｎｅｉｉ使用ＤＤＩＯ（双倍数据接口）来实现ＳＥＲＤＥＳ接口，这样在时钟信号的上升沿和下降沿都要进行数据锁存，所以输出的随路时钟信号设置为数据率的一半即可实现不重不漏接收，方案中ＡＴ８４ＡＤ００１Ｂ的随路时钟（ＣＬＫＯＩ）设定为ｆｓ／４。

ＡＬＴＬＶＤＳ核结构框图如下所示：
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；ｉｒ堵ｔｌＣｙｃｌｏｎｅ目ｉ
图５．３ＬＶＤＳ差分信号接收模块ＤＥＭＵＸ
受限于器件的管脚数目以及内部逻辑资源，本设计选用的ＥＰ２Ｃ３５Ｆ６７２Ｃ６内部的ＡＬＴＬＶＤＳＲＸ模块接收的最大的通道数为１８，最大的分频数为１０。

而我们设计的超高速ＡＤＣ四路全部工作时数据接收需要的ＬＶＤＳ通道数目为３２，传输速率为２５０Ｍｂｐｓ，需要的分频数为２，通道数目超出了一个ＡＬＴＬＶＤＳＲＸ所支持的范围。

因此在Ｉ，Ｑ路分别使用一个ＡＬＴＬＶＤＳＲＸ模块，每个模块处理１６个通道，分频数为２，共用一个外置的ＰＬＬ。

为了便于观察数据的规律，我们假设输入数据是８位依次递增的数据，给出在ＤＭＵＸ为ｌ：４时的时序仿真图如下所示：
５程序设计
５．４ＳＤＲＡＭ存储器的时序控制
相比较于其它类型存储器，ＳＤＲＡＭ的控制时序较为复杂，它的接口要完成以下功能：
（１）：芯片初始化和加载模式寄存器。

ＳＤＲＡＭ芯片要在初始化后才能进入正常的工作模式，首先电源模块供电之后要留有２００ｕｓ的稳定期，再对所有的子ＢＡＮＫ进行预充电，执行８个刷新周期，最后通过模式设置寄存器（ＭＲ，ＭｏｄｅＲｅｇｉｓｔｅｒ）设置ＳＤＲＡＭ的工作模式，之后才能对芯片进行正常的读写操作。

模式寄存器的操作包括设置读和写的操作模式（突发读，突发写或者单一写），ＣＡＳ潜伏期设置（２或３个时钟周期），突发传输方式设置（顺序或者交错传输），突发长度设置（１，２，４，８或者全页）。

正常工作
咀缸
图５．９ＳＤＲＡＭ初始化阶段操作顺序
（２）：初始化完成之后，要对其中某一ＢＡＮＫ进行寻址，首先要激活行（ｒｏｗ）。

行地址确定之后，下面就是要确定列地址，地址线仍然采用行地址用的Ａ０．Ａｌｌ。

具体是行地址还是列地址操作由ＷＥ＃信号控制。

ＳＤＲＡＭ的基本操作命令如图所示：Ｈ代表高电平，Ｌ代表低电平，Ｘ代表高或低电平都可以。

表５．３ＳＤＰ，３￥１操作命令
操作命令ＣＳ撑ＲＡＳ撑ＣＡＳ撑ＷＥ撑ＤＱＭ地址线ＤＱｓ命令禁止（ＮＯＰ）ＨＸＸＸＸＸＸ
无操作（ＮＯＰ）ＬＨＨＨＸＸＸ
有效／活动（使指定的ＬＬＨＨＸＢＡＮＫＸ
Ｌ广ＢＡＮＫ中的指定行有效）行
５程序设计
中一行操作完成之后，若对另一行的数据进行操作，则要将原来的工作行关闭，重新发送要操作的行（列）地址，这个过程就是预充电的过程。

（７）数据掩码操作是在数据输出时屏蔽掉不需要的数据。

一般设置ＤＱＭＨ和ＤＱＭＬ有效来使能这项操作。

通过前面对ＳＤＲＡＭ时序设计的介绍和说明，结合系统的需要，设计ＳＤＲＡＭ存储器的控制结构框图如所示ＳＤＲＡＭ控制器主要分为三个部分ＳｄｒａｍＣｔｒｌＶｌ００模块主要是完成ＳＤＲＡＭ的初始化，ＳｄｒａｍＤａｔａＷｒＶｌ００完成ＳＤＲＡＭ数据的双向传输，ＳｄｒａｍＣｍｄＶｌ００是ＳＤＲＡＭ的控制命令，程序的结构图如下所示：
图５．１０：ＳＤＲ／蛐！时序控制模块结构
考虑到ＳＤＲＡＭ程序比较复杂，我们在仿真时使用业界最优秀的ＨＤＬ语言仿真工具Ｍｏｄｅｌｓｉｍ６．２，它采用直接优化的编译和Ｔｃｌ／Ｔｋ技术，有仿真速度快，个性化的仿真窗口和图形界面，纠错方便的特点１３９１。

仿真过程如下：（１）：ＳＤＲＡＭ首先要有２００ｕｓ的输入稳定期，接下来进入模式寄存器的设置。

根据功能需要本程序设计ＣＬ＝４，ＢＬ＝８，顺序传输模式。

（２）：ＦＰＧＡ产生依次递增的数据送入异步ＦＩＦＯ，在进行完速率匹配后，由ＳＤＲＡＭ存储器读取。