第一章 数字逻辑电路基础知识
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13
7.3.1
MCS51的并行I/O口简介
一、端口功能 P0——一般输入/输出口、地址/数据总线口 P1——可编程的输入或输出口 P2——输入或输出口、高8位地址总线口 P3——双功能口，第一功能与P1口相同，第二功能如下表所示 端口引脚 P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 第二功能 RXD TXD INT0 INT1 T0 T1 WR RD
注意：输出的高 8位地址是锁存的，无需外加地址 当扩展片外存储器（需要输出高 8位地址） 锁存器；如果外接程序存储器， 时，CPU发出控制电平“1P2 ”口的全部口线均 ，使多路开关MUX倒 不宜再作I/O口使用。
内部地址线。
读锁存器
地址 1
控制=1 Vcc 内部上拉电阻
内部总线 写锁存器 读引脚 D Q CL /Q 2 MUX
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9
2．条件传送
CPU根据外设的工作状态决定数据传送， 查询传送。
程序查询方式电路简单、查询软件容易 实现，而且通用性强。适用于各种外部设备 的数据输入、输出传送。 查询 过程对增加了CPU的无用开销，降 低了CPU的效率，因此查询方式只适用于单 道作业、规模比较小的计算机系统。
4
第二输入功能
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27
7.3.2
编程举例
例1：如图所示，P1.4～P1.7接4个发光二极管LED，P1.0～P1.3 接4个开关，编程将开关的状态反映到发光二极管上。
+5V
89C51 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 EA 300Ω╳4 1KΩ╳4
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21
2．P1口结构
P1口通常作为通用I/O口使用，准双向口 P1口与P0口不同：不需要MUX；有内部上拉电阻R（约为 20KΩ）。 P1口与P0口相同：作输入口时，需要先向其锁存器输入1。 读锁存器 1 内部总线 写锁存器 读引脚 Vcc 内部上拉电阻
D Q CL /Q
VT1 Vcc
引脚P0.X
VT2
0
读引脚
15
P0口作为一般I/O口使用
控制信号=0，VT1截止，MUX接锁存器
P0口结构
读锁存器 1 内部总线 D Q CL /Q
地址/数据 控制=0
0
4
VT1 Vcc 截 3 0 止 引脚P0.X VT2
1
0
写锁存器
读引脚
2
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16
① P0口作输出口
26
4．P3口结构 P3口增加了第二功能控制逻辑 与非门的两个输入端 引脚上有两个输入缓冲器：第二输入功能取自第一个缓冲 器输出端，I/O口的通用输入信号取自第二个缓冲器输出端 时。
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2
3
第二输出功能
Vcc
内部上拉电阻 VT 引脚 P3.X
读引脚
+5V
ORG 0000H MOV P1，#0FFH LOOP：MOV A，P1 ANL A，#0FH SWAP A MOV P1，A MOV P1，#0FH SJMP LOOP END
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7.4 MCS51并行I/O口的扩展（省略）
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29
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10
7.2.2
中断传送
程序中断方式与查询方式的主要区别在于如何知道外 设 是否为数据传送作好了准备，查询方式是CPU的主动 形式，而中断方式则是CPU等待通知(中断请求)的被动形 式。 CPU效率高且实时性强。
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11
7.2.3
直接存储器存取传送
P2口结构
CPU发出控制电平“0” ，使多路开关MUX 倒向锁存器输出Q端，构成一个准双向口。其功 能与P1相同。
读锁存器 1
内部总线 写锁存器 读引脚 D Q CL /Q MUX 地址
控制=0 Vcc 内部上拉电阻
1
VT
引脚 P2.X
2
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24
P2口作为地址总线使用
P2口结构
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20
P0口结构 P0口的特点
用作I/0口，相当于一个准的双向口
用作地址/数据复用总线，为一个真正的双向口。地址 总线（A0-A7），数据总线（D0-D7）。 当用作地址/数据线后，不能再作为通用I/O口使用。 用作I/O口时与其它口的区别：输出时为漏极开路输出 ，需外接上拉电阻；可驱动8个LSTTL
7.1.3
I/O接口的构成
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6
7.1.4
I/O端口的地址分配
端口：接口部件中能被CPU直接访问的寄存器，每个端 口分配一个端口地址，CPU通过对端口地址的访问实现I/O 接口操作。 编址方式： 统一编址：I/O端口和存储器公用一个地址空间，即把 每个I/O端口当作一个存储器单元。 无需专用指令，处理能力强；占用存储器地址空间，指 令执行时间长。 独立编址：端口地址与存储器地址分开。 需专门的I/O指令和接口信号；处理速度快，不占存储 器地址空间。 MCS－51采用统一编址方式。
VT1 Vcc 截止 3 0 引脚P0.X 悬浮状态
VT2
1 0
D Q CL /Q 2
1 0
截 止
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18
P0口作为地址/数据总线使用
P0口结构
控制信号=1
① 输出 ：不需外接上拉电阻
=1 地址/数据控制0
1
1
读锁存器 1
4 1 0
VT1 Vcc 0 截 导 3 1 止 通 引脚P0.X VT2
2
VT
引 脚 P1. X
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22
3．P2口结构
P2口比P1口多了一个多路开关MUX，多路开关的切换 由内部控制信号决定
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2 MUX 地址
控制
Vcc
内部上拉电阻
1
VT
引脚 P2.X
读引脚
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P2口作为一般I/O口使用
1 0
内部总线
写锁存器 读引脚 D Q CL /Q 2
0 1
导 截 通 止
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P0口结构 ② 输入 ：数据，通过“读引脚”完成
读锁存器 1 地址/数据控制=1 4 1 0
1
VT1 Vcc 3 引脚P0.X VT2
0
内部总线
写锁存器 读引脚
D Q CL /Q
2
注意：当单片机片外扩展RAM、I/O口和ROM时，P0口必须作 为地址/数据总线使用。
1．无条件传送
数据传送完全由程序决定，不考虑外设的工作状态。 适用于以下两类外部设备的数据输入输出： ①具有常驻的或变化缓慢的数据信号的外部设备。例如： 机械开关、指示灯、发光二极管、数码 管等。
②工作速度非常快，足以和CPU同步工作的外部设备。 例如数／模转换器DAC，由于DAC是并行工作的，速度很快， 因此CPU可以随时向其传送数据，进行数／模转换。
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②P0口作输入口
P0口结构
当P0口用作输入口时，悬浮状态，高阻抗的输入口。 输入条件：先输出“1”，使VT2截止 1）读引脚，经三态缓冲器2读入到内部总线 2）读锁存器，执行“读-修改-写”指令
读锁存器 1
内部总线 写锁存器 读引脚
0 1
地址/数据 控制=0
0
4
1 0
外设接口与内存之间直接进行数据交换，不通过CPU， 由专门的DMA控制器进行数据传送的控制。
数据传送速率高，适用于大批量数据传送。
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7.3 MCS51的并行I/O口
MCS-51单片机有四个8位I/O端口P0～P3，共有32根 I/O口线；
它们都有双向I/O功能，均可以作为数据输入/输出使 用； 每个端口内部都有一个8位数据输出锁存器、一个输 出驱动器和输入缓冲器。 在具有片外扩展存储器的系统中，P2口作为高8位地 址线，P0口分时作为低8位地址线和双向数据总线。
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3
7.1.1
I/O接口电路的功能
1．地址译码
指定外设端口，以便CPU对外设进行寻址。
2．数据缓冲和锁存 缓冲电路通过总线隔离保证同一时刻CPU只与一个 外设交换信息； 数据锁存实现高速CPU向低速外设传送数据。 3．信息转换 信息转换实现CPU与外设间不同种类信号的转换。 4．通信联络
P0口结构
当P0口用作输出口时，因输出级处于开漏状态， 必须外接上拉电阻（10KΩ）。P0口的输出可以 驱动8个LSTTL负载。
读锁存器 1 内部总线 写锁存器 读引脚
0 1
地址/数据 控制=0
0
4
1 0
VT1 Vcc 截 3 0 止 引脚P0.X VT2
1 0
D Q CL /Q 2
1
0
截 漏极开路 止 输出
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7
7.2 CPU与外设之间的数据传送方式
CPU与外设之间的数据传送方式： 1．程序传送 2．中断传送 3．直接存储器存取传送（DMA）
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8
7.2.1
程序传送
CPU与外设之间在程序控制下进行的数据传送方式，分 为无条件传送和条件传送两种方式。
第二部分
微机原理
第 Fra Baidu bibliotek章
输入与输出
主讲教师：喻红
7.1 概述
I/O接口是CPU与外设之间相互联系的纽带。为CPU 与外部输入/输出设备相连接而专门设计的逻辑电路，称 为I/O电路。
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2
内容： 一、I/O接口的功能及构成
二、MCS51的I/O口
三、I/O接口的扩展（省略）
14
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二、端口结构
51系列单片机4个I/O端口线路设计的非常巧妙， 学习I/O端口逻辑电路，不但有利于正确合理地使用 端口，而且会给设计单片机外围逻辑电路有所启发。
1．P0口结构
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2
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地址/数据 控制 3 4 1
通信联络协调CPU与外设之间的信息交换过程。
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4
7.1.2
I/O接口传送的信息
1．数据信息 •数字量信息：二进制数、开关量、脉冲量 •模拟量信息：模拟电压或电流 2．状态信息
外部设备所处工作状态。
3．控制信息 CPU发送给外设的控制信息。
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1
VT
引脚 P2.X
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25
P2口作为地址总线使用 利用P0、P2端口扩展SRAM、EPROM存储器
P2
P2口结构
8031
P0 ALE
A15~A0
A15~A0
74LS373
ROM
PD/PGM A7~A0
RAM
RD WR
A7~A0
PSEN EA RD WR
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7.3.1
MCS51的并行I/O口简介
一、端口功能 P0——一般输入/输出口、地址/数据总线口 P1——可编程的输入或输出口 P2——输入或输出口、高8位地址总线口 P3——双功能口，第一功能与P1口相同，第二功能如下表所示 端口引脚 P3.0 P3.1 P3.2 P3.3 P3.4 P3.5 P3.6 P3.7 第二功能 RXD TXD INT0 INT1 T0 T1 WR RD
注意：输出的高 8位地址是锁存的，无需外加地址 当扩展片外存储器（需要输出高 8位地址） 锁存器；如果外接程序存储器， 时，CPU发出控制电平“1P2 ”口的全部口线均 ，使多路开关MUX倒 不宜再作I/O口使用。
内部地址线。
读锁存器
地址 1
控制=1 Vcc 内部上拉电阻
内部总线 写锁存器 读引脚 D Q CL /Q 2 MUX
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2．条件传送
CPU根据外设的工作状态决定数据传送， 查询传送。
程序查询方式电路简单、查询软件容易 实现，而且通用性强。适用于各种外部设备 的数据输入、输出传送。 查询 过程对增加了CPU的无用开销，降 低了CPU的效率，因此查询方式只适用于单 道作业、规模比较小的计算机系统。
4
第二输入功能
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7.3.2
编程举例
例1：如图所示，P1.4～P1.7接4个发光二极管LED，P1.0～P1.3 接4个开关，编程将开关的状态反映到发光二极管上。
+5V
89C51 P1.0 P1.1 P1.2 P1.3 P1.4 P1.5 P1.6 P1.7 EA 300Ω╳4 1KΩ╳4
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2．P1口结构
P1口通常作为通用I/O口使用，准双向口 P1口与P0口不同：不需要MUX；有内部上拉电阻R（约为 20KΩ）。 P1口与P0口相同：作输入口时，需要先向其锁存器输入1。 读锁存器 1 内部总线 写锁存器 读引脚 Vcc 内部上拉电阻
D Q CL /Q
VT1 Vcc
引脚P0.X
VT2
0
读引脚
15
P0口作为一般I/O口使用
控制信号=0，VT1截止，MUX接锁存器
P0口结构
读锁存器 1 内部总线 D Q CL /Q
地址/数据 控制=0
0
4
VT1 Vcc 截 3 0 止 引脚P0.X VT2
1
0
写锁存器
读引脚
2
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① P0口作输出口
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4．P3口结构 P3口增加了第二功能控制逻辑 与非门的两个输入端 引脚上有两个输入缓冲器：第二输入功能取自第一个缓冲 器输出端，I/O口的通用输入信号取自第二个缓冲器输出端 时。
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2
3
第二输出功能
Vcc
内部上拉电阻 VT 引脚 P3.X
读引脚
+5V
ORG 0000H MOV P1，#0FFH LOOP：MOV A，P1 ANL A，#0FH SWAP A MOV P1，A MOV P1，#0FH SJMP LOOP END
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7.4 MCS51并行I/O口的扩展（省略）
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7.2.2
中断传送
程序中断方式与查询方式的主要区别在于如何知道外 设 是否为数据传送作好了准备，查询方式是CPU的主动 形式，而中断方式则是CPU等待通知(中断请求)的被动形 式。 CPU效率高且实时性强。
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7.2.3
直接存储器存取传送
P2口结构
CPU发出控制电平“0” ，使多路开关MUX 倒向锁存器输出Q端，构成一个准双向口。其功 能与P1相同。
读锁存器 1
内部总线 写锁存器 读引脚 D Q CL /Q MUX 地址
控制=0 Vcc 内部上拉电阻
1
VT
引脚 P2.X
2
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P2口作为地址总线使用
P2口结构
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P0口结构 P0口的特点
用作I/0口，相当于一个准的双向口
用作地址/数据复用总线，为一个真正的双向口。地址 总线（A0-A7），数据总线（D0-D7）。 当用作地址/数据线后，不能再作为通用I/O口使用。 用作I/O口时与其它口的区别：输出时为漏极开路输出 ，需外接上拉电阻；可驱动8个LSTTL
7.1.3
I/O接口的构成
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7.1.4
I/O端口的地址分配
端口：接口部件中能被CPU直接访问的寄存器，每个端 口分配一个端口地址，CPU通过对端口地址的访问实现I/O 接口操作。 编址方式： 统一编址：I/O端口和存储器公用一个地址空间，即把 每个I/O端口当作一个存储器单元。 无需专用指令，处理能力强；占用存储器地址空间，指 令执行时间长。 独立编址：端口地址与存储器地址分开。 需专门的I/O指令和接口信号；处理速度快，不占存储 器地址空间。 MCS－51采用统一编址方式。
VT1 Vcc 截止 3 0 引脚P0.X 悬浮状态
VT2
1 0
D Q CL /Q 2
1 0
截 止
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P0口作为地址/数据总线使用
P0口结构
控制信号=1
① 输出 ：不需外接上拉电阻
=1 地址/数据控制0
1
1
读锁存器 1
4 1 0
VT1 Vcc 0 截 导 3 1 止 通 引脚P0.X VT2
2
VT
引 脚 P1. X
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3．P2口结构
P2口比P1口多了一个多路开关MUX，多路开关的切换 由内部控制信号决定
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2 MUX 地址
控制
Vcc
内部上拉电阻
1
VT
引脚 P2.X
读引脚
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P2口作为一般I/O口使用
1 0
内部总线
写锁存器 读引脚 D Q CL /Q 2
0 1
导 截 通 止
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P0口结构 ② 输入 ：数据，通过“读引脚”完成
读锁存器 1 地址/数据控制=1 4 1 0
1
VT1 Vcc 3 引脚P0.X VT2
0
内部总线
写锁存器 读引脚
D Q CL /Q
2
注意：当单片机片外扩展RAM、I/O口和ROM时，P0口必须作 为地址/数据总线使用。
1．无条件传送
数据传送完全由程序决定，不考虑外设的工作状态。 适用于以下两类外部设备的数据输入输出： ①具有常驻的或变化缓慢的数据信号的外部设备。例如： 机械开关、指示灯、发光二极管、数码 管等。
②工作速度非常快，足以和CPU同步工作的外部设备。 例如数／模转换器DAC，由于DAC是并行工作的，速度很快， 因此CPU可以随时向其传送数据，进行数／模转换。
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②P0口作输入口
P0口结构
当P0口用作输入口时，悬浮状态，高阻抗的输入口。 输入条件：先输出“1”，使VT2截止 1）读引脚，经三态缓冲器2读入到内部总线 2）读锁存器，执行“读-修改-写”指令
读锁存器 1
内部总线 写锁存器 读引脚
0 1
地址/数据 控制=0
0
4
1 0
外设接口与内存之间直接进行数据交换，不通过CPU， 由专门的DMA控制器进行数据传送的控制。
数据传送速率高，适用于大批量数据传送。
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7.3 MCS51的并行I/O口
MCS-51单片机有四个8位I/O端口P0～P3，共有32根 I/O口线；
它们都有双向I/O功能，均可以作为数据输入/输出使 用； 每个端口内部都有一个8位数据输出锁存器、一个输 出驱动器和输入缓冲器。 在具有片外扩展存储器的系统中，P2口作为高8位地 址线，P0口分时作为低8位地址线和双向数据总线。
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7.1.1
I/O接口电路的功能
1．地址译码
指定外设端口，以便CPU对外设进行寻址。
2．数据缓冲和锁存 缓冲电路通过总线隔离保证同一时刻CPU只与一个 外设交换信息； 数据锁存实现高速CPU向低速外设传送数据。 3．信息转换 信息转换实现CPU与外设间不同种类信号的转换。 4．通信联络
P0口结构
当P0口用作输出口时，因输出级处于开漏状态， 必须外接上拉电阻（10KΩ）。P0口的输出可以 驱动8个LSTTL负载。
读锁存器 1 内部总线 写锁存器 读引脚
0 1
地址/数据 控制=0
0
4
1 0
VT1 Vcc 截 3 0 止 引脚P0.X VT2
1 0
D Q CL /Q 2
1
0
截 漏极开路 止 输出
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7.2 CPU与外设之间的数据传送方式
CPU与外设之间的数据传送方式： 1．程序传送 2．中断传送 3．直接存储器存取传送（DMA）
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7.2.1
程序传送
CPU与外设之间在程序控制下进行的数据传送方式，分 为无条件传送和条件传送两种方式。
第二部分
微机原理
第 Fra Baidu bibliotek章
输入与输出
主讲教师：喻红
7.1 概述
I/O接口是CPU与外设之间相互联系的纽带。为CPU 与外部输入/输出设备相连接而专门设计的逻辑电路，称 为I/O电路。
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内容： 一、I/O接口的功能及构成
二、MCS51的I/O口
三、I/O接口的扩展（省略）
14
华中科技大学远程与继续教育学院
二、端口结构
51系列单片机4个I/O端口线路设计的非常巧妙， 学习I/O端口逻辑电路，不但有利于正确合理地使用 端口，而且会给设计单片机外围逻辑电路有所启发。
1．P0口结构
读锁存器 1 内部总线 写锁存器 D Q CL /Q 2
华中科技大学远程与继续教育学院
地址/数据 控制 3 4 1
通信联络协调CPU与外设之间的信息交换过程。
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7.1.2
I/O接口传送的信息
1．数据信息 •数字量信息：二进制数、开关量、脉冲量 •模拟量信息：模拟电压或电流 2．状态信息
外部设备所处工作状态。
3．控制信息 CPU发送给外设的控制信息。
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VT
引脚 P2.X
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P2口作为地址总线使用 利用P0、P2端口扩展SRAM、EPROM存储器
P2
P2口结构
8031
P0 ALE
A15~A0
A15~A0
74LS373
ROM
PD/PGM A7~A0
RAM
RD WR
A7~A0
PSEN EA RD WR
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