DDR2布线指导

VREF及VTT布线要求
6、导线宽度与可承载的电流
目前由于成本的原因，PCB 面积越来越小化，这给工程师带来 很大的挑战，除了考虑电路精简、合理布局、改变元件封装等外， 也要考虑走线的宽度， 主板上有多组电源，占用不少的面积，如 何使电源的走线占用更少面积呢就成为我们一个关注的问题。
6、导线宽度与可承载的电流
DDR2布线指导
在现代高速数字电路的设计过程中，工 程师总是不可避免的会与DDR或者DDR2打交道。 DDR2的工作频率很高，因此，DDR的Layout也 就成为了一个十分关键的问题，很多时候， DDR2的布线直接影响着信号完整性。下面本 文针对DDR2的Layout 问题进行讨论。
1、DDR2的信号及分组
VTT走线：
1） 走线宽度：最小150mil，一般在表层或底层进行孤岛铺铜。 2） 上拉电阻：常用阻排，通常直接放置在VTT铜皮上并就近打孔。 3） 去耦电容：每4个电阻（或一个4电阻阻排）放置一个去耦电容， 常用0.1uF电容。 4） 储能电容：在VTT孤岛铜两端各放置两个电容，常用4.7uF和 220uF电容。
非DDR2信号 25mil 25mil 25mil 25mil
导线间距要求
5、导线宽度和间距
VREF走线：
1) 走线宽度：建议20mil以上。 2) 走线间距：建议25mil以上。 3) 包地走线：条件允许下。 4) 去耦电容：尽量靠近IC的管脚处，常用两个数量级电容滤波 （100nF和1nF）。
并行端接，主要应用在负载SDRAM 器件大于4 个 ，走线长度>2inch，或者通过仿真验证需要并行端 接的情况下。
并行端接电阻Rt 取值大约为2Rs，Rt 的取值范围为 36Ω–56Ω，推荐47Ω(MICRON观点)
适用CK、CK#差分信号
3、端接技术 SSTL_18电平标准端接示意图
3、端接技术 差分端接示意图
铜皮厚度,走线宽度和电流的经验关系表
6、导线宽度与可承载的电流
对于过孔来说，也可以用此公式来计算通过电流的能力， 需要注意的是其中过孔面积的计算。
7、VTT电源芯片的选择
当负载较大的时候，DDR2拓扑结构中必须加入 并联终结电阻及VTT电源，这就涉及到VTT电源 芯片的选择。我们将从功耗的角度来考虑VTT电 源芯片的选取。
I K T A max
* * 0.44 0.725
根据上面的公式，K=0.024，T=5，
A=100mil*1.4mil=144mil2 因此I=0.024*2.03*36.71=1.78A 需要注意的是： 1.公式只能用于参考，必须充分降额使用 2.谨慎地对各项参数取值，尤其是容许温升的值。
6、导线宽度与可承载的电流
6、导线宽度与可承载的电流
通流能力的计算公式如下：
I K T A max
* * 0.44 0.725
式中,Imax——最大通流，单位为安培
K——降额参数，一般取0.024 T——通流路径上的最大容许的温度，单位是度 A——路径的横截面积，单位是平方米尔(mil2)
6、导线宽度与可承载的电流
导线宽度100mil,厚度1oz，容许温升5度，它能通过的电 假设Rs=20ohm,Rt=25ohm,DDR2源端内串联电阻为10ohm,则 DDR2输出高电平时，VTT吸收电流为： (VDDQ-VTT)/(Rs+Rt+Rin)=(1.8-0.9)/(25+20+10)=16.4mA DDR2输出低电平时，VTT驱动电流为： VTT/(RS+Rt+Rin)=0.9/(25+20+10)=16.4mA
3 控制信号组，包括CS#,CKE,ODT 4 时钟信号组，包括CK,CK#
2、印制电路板叠层
印制电路板叠层要求
1 电路板的阻抗控制在 50~60ohm，差分线为100~120ohm
2 填充材料 Prepreg 厚度可变化范围是4~6mil 电路板的填充材料的介电常数一般变化范围是 3.6~4.5，它 的数值随着频率，温度等因素变化。
以上数据取自于Zentel的A3R1GE4CFF
1、DDR2的信号及分组
DDR2信号分组
1 数据信号组DQ、DQS、DM，其中每个字节又是内部的一个信 道LANE组，如DQ0~DQ7,LDQS,LDQS#,LDM为一个信号组。
2 地址和命令信号组，包括BA[],ADDR[],RAS# ,CAS#,WE#
2、印制电路板叠层
4层板叠层示意图
2、印制电路板叠层
3、端接技术
为满足信号完整性要求，信号线往往需要进行端接处理，端 接方式分为以下三种
串行端接
并行端接 差分端接
主要应用在负载DDR 器件不大于4 个的情况下。对 于单向的信号来说，例如地址线，控制线，串行 端接电阻放置在走线中间或者是信号的发送端， 推荐放置在信号的发送端。
4、布线顺序
5、导线宽度和间距
Data/Strobe0 Data/Strobe1 Address/CMD Control Clock
Data/Strobe0
20mil
100mil
-
- 250mil
Data/Strobe1 Address/CMD
100mil -
20mil -
100mil
- 250mil - 100mil
Control
-
-
-
100mil 100mil
Clock
250mil
250mil
100mil
100mil 5mil
导线长度要求
5、导线宽度和间距
Data/Strobe0 Address/CMD
Control Clock
相同组内 10mil 10mil 10mil 15mil
其它DDR2信号 15mil 15mil 15mil 20mil
7、VTT电源芯片的选择
对于DDR2来讲，因为有ODT功能，数据线无需VTT，只有地址 线及控制线需要终结于VTT。对于DDR2来讲，举例来讲，BA 信号3根，ADDR信号14根，CAS、RAS、WE三根，及ODT、 CS、CKE三根，总共23根。需要总电流为16.4*23=377.2mA
谢谢
•盎司的概念 盎司(OZ)是重量的单位, 国际上用单位面积的重量来控制铜皮的厚度 ，等于将一盎司质量的铜平均分配到一平方英尺的面积上，1 盎司＝ 305g/m2±10％，它表示铜皮的厚度等于35 微米,1.4mil。 PCB 銅皮厚度 PCB 銅皮有厚度之分，有0.5 盎司(18um)厚度，1 盎司（35um）厚度， 2 盎司（70um）厚度。需要更高厚度如3 盎司、4 盎司，线路板厂可 以电镀解决。可镀铜、镀银、镀金。 一般 PCB 铜皮的厚度为1 盎司，表面完成铜厚度为1.6~2.0mil，即 40.6~50.8um(1.16 盎司~1.45 盎司)。线路板厂家会加上一定的余量。
并行端接电阻rt取值大约为2rsrt的取值范围为3656推荐47micron观点差分端接适用ckck差分信号为满足信号完整性要求信号线往往需要进行端接处理端接方式分为以下三种3端接技术sstl18电平标准端接示意图3端接技术差分端接示意图导线长度要求datastrobe0datastrobe1addresscmdcontrolclockdatastrobe020mil100mil250mildatastrobe1100mil20mil250miladdresscmd100milcontrol100mil100milclock250mil250mil100mil100mil5mil5导线宽度和间距导线间距要求相同组内其它ddr2信号非ddr2信号datastrobe010mil15mil25miladdresscmd10mil15mil25milcontrol10mil15mil25milclock15mil20mil25mil5导线宽度和间距vref及vtt布线要求5导线宽度和间距vref走线
3 FR-4 就是一种典型的介电材料，在100MHz 时的平均介电常 数为4.2。推荐使用FR-4 作为PCB 的填充材料，因为它便宜 ，更低的吸湿性能，更低的电导性。
一般来说：DQ，DQS 和时钟信号线选择VSS 作为参考平面 4 ，因为VSS 比较稳定，不易受到干扰；
地址/命令/控制信号线选择VDD 作为参考平面，因为这些信 号线本身就含有噪声。