低频数字式相位测量仪(余蜜)

电子测量原理

低频数字式相位测量仪

班级:电子信息工程

姓名:何静峰

学号:20114075158

日期:2014年4月15日

系统方案

1 相位测量仪方案

方案一：单周波计数法。将有相位差的两路方波信号进行”异或”后作为闸门，在高电平时，利用外部高频信号进行计数，在下降沿将数据读出，低电平时对计数器清零。设晶振频率为f c ，测得信号的频率为f r ，计数值为N ，则相位差phase 为

o c r N f f phase 180⨯⨯=

方案二：定时间计数。将高频时钟信号和两路信号异或得到的信号进行“和”，在设定时间s 内利用其上跳变沿计数，设高频时钟频率为f c ，计数值为N ，则

o c sf N phase 180⨯=

方案三：多周期同步计数法。设被测信号的频率为f ，则将一被测信号进行f 1倍（f 取整）分频，则在f 1周期内(保证测量时间在1s 左右)，被测信号异或和参考高频信号相和的信号singal1的计数为N 1,同时期参考高频信号的计数为N ，则

o N

N phase 1801⨯= 以上三种方案都可以采用一个D 触发器将相位测量的相位扩展到o 0-o 360。方案一需高速时钟，按题目要求，在20kHz 信号时的相位差分辨率为0.1o ，则要求时钟最少为72MHz ，实现困难。而方案二测量时间段一定，存在遗漏0~1个周波的情况，从而引入较大的误差。方案三的读数和异或得到的信号同步，不存在遗漏问题，误差很小，故采用此方案。

2 移相信号发生器

⑴频率合成器方案

方案一：采用函数发生器8038。可以同时产生正弦波、三角波、方波，频率可由调制电压控制，但此方案难以实现相移，而且输出频率不稳定。

方案二：采用直接数字频率合成（DDFS ）方案。用存储器存储所须的波形量化数据，采用不同时钟频率的地址计数器，根据计数值读出存储器中的量化数据，再经D/A 转换后滤波整形输出。此方案可以很好地控制两路波形的相位差以及频率。

经上述比较，我们采用方案二。

⑵ 幅度控制

方案一：利用可调电位器手动调节电压幅值。

方案二：通过控制D/A 的参考电压控制输出波形的幅度。参考电压可通过对另一D/A 置数从而输出不同电压，进而控制输出波形的幅度。

方案二可以预置幅值，并且比较精确，方便操作，故选方案二。

经上面方案论证，我们采用如下的系统方案：

设计技术指标

（1）相位测量仪

a．频率范围：20Hz～20kHz。

b．相位测量仪输入阻抗≥100k。

c．两路输入正弦信号峰-峰值在1V～5V范围。

d．相位测量绝对误差≤2°。

e．具有频率测量及数字显示功能。

f．相位差数字显示：相位读数为0o~359.9o，分辨力为0.1°。2

（2）移相网络

a．输入信号频率：100Hz、1kHz、10kHz。

b．连续相移范围：－45°～＋45°。

c．A＇、B＇输出的正弦信号峰-峰值可分别在0.3V～5V范围内变化。（1）数字式移相信号发生器

a．频率范围：20Hz～20kHz，频率步进为20Hz，输出频率可预置。b．A、B输出正弦信号峰-峰值在0.3V～5V范围。

c．相位差范围为0～359°，相位差步进为1°，相位差值可预置。

d．数字显示预置的频率、相位差值。

（2）在保持相位测量仪测量误差和频率范围不变的条件下，扩展相位测量仪输

入正弦电压峰-峰值至0.3V～5V范围。

（3）用数字移相信号发生器校验相位测量仪，自选几个频点、相位差值和不同幅度进行校验。图如下：

具体实施方案

1 相位测量子系统

将待测波形经整形后变成数字信号，再对其进行频率及相位测量。

⑴整形电路

正弦信号经同相跟随后再放大一定倍数，可减小其上升时间，经过迟滞比较后输出同频率的方波信号，为了使两路方波信号的相位差和输入的两路正弦信号相位差相同，两整形电路的参数须选得一致，保证相移相同。为使信号上升沿陡度，经一级非门输出可得到上升时间为50ns左右的方波。运放采用OP37，比较器采用高精度的LM311。电路如图2所示。

图2 整形电路

⑵相位测量

图3 相位测量硬件电路

两路被测信号异或后再和计数时钟信号“和“得到的信号1和高频计数时钟

信号2，利用信号1、2上升沿计数，通过单片机控制计数周波数，再根据两计数值计算出相位差。电路图如图3所示，采用两片8254级联，组成了32位计数器，大大提高了系统的精度。对输入信号进行N倍分频（由单片机对8254进行控制），则可使读出N个整周波内的计数值，很大地减小了误差。

采用一个D触发器检测相位的超前和滞后使相位扩展到o0-o

360。

2 数字式移相信号发生器

采用直接数字频率合成技术（DDFS），用两片EPROM27128，存储相同的波形数据，分别由两路有设定数据差值的地址数据寻址即可输出有设定相移的两路波形。

图4是基于CPLD的DDFS技术原理框图。

图4 基于CPLD的DDFS实现

⑵CPLD的频率和相位控制

控制框图如图5：

图5 频率和相位控制框图

⑶存储器及D/A转换电路

设单片机对控幅D/A （DA0832）置数为D7D6D5D4D3D2D1D0，则DAC0832给AD7524的参考电压为

5.22561222324252627234567⨯+⨯+⨯+⨯+⨯+⨯+⨯=D D D D D D D V ref

输出波形的幅值为2V ref 。

图6 DDFS 电路

3模拟移相网络原理分析

可调电阻3p R 下端电位为：jwC R jwC V V in +⨯

=下 上端电位为：jwC

R R V V in +⨯=上（V in 为输入信号，w 为输入信号的角频率）。通过调节电位器R P3来改变比例常数A 、B ，从而改变输出信号的相位。通过调节电位器RP1和RP2改变输出信号幅度，矢量图如图10。