BCH解码器面积优化的VLSI设计
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BCH解码器面积优化的VLSI设计
陈志;黄世震;曾献君
【期刊名称】《微计算机信息》
【年(卷),期】2010(0)26
【摘要】介绍了一种适合于NAND Flash中ECC纠错系统的面积优化
BCH(8191,8087)解码器的VLSI设计,设计中,充分考虑到NAND Flash的ECC纠错特性,采用软硬件协调和优化的二级流水线结构.根据ECC纠错的四个步骤,针对求解关键方程的这一步运用改进的Berlekamp-Massey迭代算法实现,并在迭代的过程中采用了有限域乘法器的串并联混用的方式,有效的缩小了BCH解码器的面积,适用于NAND Flash的纠错系统.
【总页数】3页(P168-170)
【作者】陈志;黄世震;曾献君
【作者单位】350002,福州大学,福建省集成电路与微电子重点实验室;350002,福州大学,福建省集成电路与微电子重点实验室;350002,福州大学,福建省集成电路与微电子重点实验室
【正文语种】中文
【中图分类】TN492
【相关文献】
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