功率DMOS的UIS失效机理及改善

功率DMOS 的UIS 失效机理及改善
任敏，郭绪阳，邓光敏，李泽宏，张金平，高巍，张波
基金项目：高等学校博士学科点专项科研基金新教师类（20110185120005）
作者简介：任敏（1980-），女，副教授，主要研究方向为新型功率半导体器件与集成电路. E-mail:
（电子科技大学电子薄膜与集成器件国家重点实验室， 成都 610054） 5 摘要：功率DMOS 器件是目前应用最为广泛的新型功率器件。

UIS 过程是功率DMOS 在系
统应用中所能遭遇的最极端电热应力情况，因此抗UIS 失效能力是衡量其可靠性的重要指标。

本文对功率DMOS 的雪崩耐量的测试原理、UIS 失效机制、模拟方法和加固措施进行了全面的概述。

关键词：微电子与固体电子学；功率DMOS ；非箝位电感负载；可靠性；雪崩耐量 10
中图分类号：TN386.1
The Mechanism and Improvment of the UIS Faliure for
Power DMOS
Ren Min, Guo Xuyang, Deng Guangmin, Li Zehong, Zhang Jingping, Gao Wei,
15 Zhang Bo
(State Key Laboratory of Electronic Thin Films and Integrated Devices, University of Electronic
Science and Technology of China, Chengdu 610054)
Abstract: Power DMOS is currently the most widely used new power device. Unclamped inductive switching (UIS) is the most extreme electro-thermal stress that can be suffered in the 20 power DMOS applications. Therefore the ability of anti UIS failure is an important indicator to measure the reliability of power DMOS. This paper gives a comprehensive overview on the principle of testing the avalanche energy, UIS failure mechanisms, simulation and reinforcement measures for improving UIS capability.
Key words: Microelectronics and Solid State Electronics; Power DMOS; Unclamped inductive 25
switching; Reliability; Avalanche energy
0 引言
功率半导体器件是实现电能转换和控制必不可少的核心器件。

随着节能减排、绿色环保理念的确立与推进，功率半导体的重要性日益提高，应用前景越来越广
30 阔。

国家已将促进新型电力电子芯片和器件的产业发展作为十二五期间的重要战略目标。

功率DMOS 器件[1,2]有输入阻抗高、驱动功率低、开关速度快、热稳定性好等优点，成为目前应用最为广泛的新型功率器件。

可靠性对于功率DMOS 的系统应用至关重要。

研究表明，器件在动态过程中（如开启、关断、电流电压突变等过程）发生的失效，与在静态过程中的失效相
35 比，失效率高，失效机理也更加复杂。

而非箝位感性负载下的开关过程（Unclamped Inductive Switching ，UIS ）通常被认为是功率DMOS 在系统应用中所能遭遇的最极端电热应力情况。

因为在回路导通时存储在电感中的能量必须在关断瞬间全部
由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效[3]而且UIS 失效带来的损伤通常是破坏性的。

因此，以抗UIS 失效能力是衡量功
40 率器件可靠性的重要指标之一。

对于功率器件的UIS 失效机理及加固技术的研究，一直是功率器件可靠性研究中的热点问题[4-12]
1 功率DMOS 的UIS 能力评估及测试
业界以所能承受的单脉冲最大雪崩能量值（maximum energy of avalanche in single pulse, E AS ) 或重复脉冲最大雪崩能量值（maximum energy of avalanche in
45 repetitive pulse, E AR )来表征功率DMOS 的抗UIS 失效能力。

E AS 或E AR 越大，则器件的可靠性越高。

通常单脉冲测试方法被更多的采用，但由于器件在应用中经常会频繁的开关，当两次开启时间间隔太短时，器件的结温有可能来不及降低，多次累积后结温不断增大最终导致器件失效，这种情况就需要用多脉冲测试进行筛选。

多脉冲测试的雪崩能量值E AR 小于单脉冲测试的雪崩能量值E AS 。

50 目前主流的UIS 测试设备有两类：一类为日韩公司广泛采用，一类被欧美国公司大量使用，下面以单脉冲测试为例分别说明其工作原理。

图1（a ）为日韩测试方法的原理图，测试流程主要有以下三步：
1、功率DMOS 处于关断状态，即栅极为低电位，此时DMOS 的漏源电压V DS 等于电源电压V DD ，而电感L 中没有储能。

55 2、在功率DMOS 的栅极加上电压脉冲，使器件导通，栅压的典型值为10V 。

电源开始对电感L 进行充电，回路中电流随时间的变化率近似为V DD /L （A/s ）。

可以通过调整脉冲的占空比或者电感值来改变电感中存储的能量。

3、脉冲结束后，栅极电压变回0V ，器件关断，电感将储存的能量通过DMOS 泄放。

此时电感产生的感生电动势和电源电压都将施加到DMOS 的漏端，使其
60 源漏PN 结发生雪崩击穿，回路的放电速率为（V B -V DD ）/L （A/s ）。

采用这种测试方法，E AS 的计算公式为：
2B AS L AS B DD
V 1E =L I 2V -V （1） 其中V B 是功率DMOS 发生雪崩击穿瞬间的实际漏源电压值。

这种测试方法获得的雪崩耐量与器件的雪崩击穿电压相关，对于耐压较低的器件（V B -V DD 较
65 小）会产生比较大的测试误差。

另一类美国公司生产的测试设备则针对V B 对测试结果的影响进行了去耦处
理，如ITC 公司的ITC55X00[13]，其测试原理如图1（b ）所示，在电源电压V DD 和测试回路之间添加了一个控制管，控制管的栅极信号与待测器件的栅极信号同步。

与日韩测试方法的差别在于第3步时，器件进入雪崩区时后就不再提供电源
70 电压V DD ，主要依靠电感储蓄的能量保持回路中的电流。

此时E AS 计算可用公式：
2AS L AS 1E =L I 2
（2） VDD
(a)
VDD
75 (b)
图1 UIS 的测试设备原理：日韩设备(a)与欧美设备(b)
2 UIS 过程中功率DMOS 的失效机理
在对器件内部载流子运动过程的深入研究基础上，I. Pawel 等[14,15]提出功率DMOS 的UIS 失效大致可分为两类：电流相关的失效（current-related destruction ）
80 和能量相关的失效（energy-related destruction ）。

电流相关的失效通常由于过大的雪崩击穿电流引起功率DMOS 中寄生三极管的开启。

能量相关的失效主要因为功率耗散带来的器件温升到达了材料的本征温度。

UIS 模式下，栅电压由高电位变为零时DMOS 的沟道消失，器件发生雪崩击穿后，雪崩电流只能从源区下的Pbody 区流到源极接触，因此会在Pbody 区产生
85 一个电压降，当该电压降大于N+源/Pbody 结的正向导通压降时，N+、Pbody 和
N-外延层构成的寄生三极管开启，如图2所示。

寄生三极管的开启进一步放大雪崩电流，形成正循环最终导致器件热奔失效（thermal runaway ）。

这种失效模式是与电流相关的失效模式。

栅极
漏极
90 图2 功率DMOS 的寄生三极管及雪崩电流示意图
通常DMOS 会进行P+注入来降低Pbody 区电阻，防止寄生的三极管开启。

在避免了寄生三极管开启的情况下，UIS 失效将由大电流大电压引起的结温过高导致的热失效所引起。

在体二极管雪崩击穿时，在击穿点处的电流比较集中，温度较高，但温度升高会使碰撞电离率减小，从而雪崩电流减小，因此温度最高的
95 地方会不断发生变化，这是有利于硅片散热的。

但如果大电流脉冲下热量产生的速度很快，而热量从热点散开的速度不够快，器件局部温度则可能迅速上升，当达到本征温度时，器件失效。

这种失效与最大雪崩电流和雪崩持续时间有关。

此外，造成器件局部过热的原因还可能是由工艺和封装过程导致的缺陷，如体硅缺陷，二氧化硅钝化层缺陷，铝—金属膜缺陷，引线键合缺陷和粘结缺陷和封装缺
100 陷等。

由于温度的上升是与能量有直接关系的，而与电流没有直接关系，因此该失效模式是能量相关的失效。

此外在UIS 过程中，器件可能没有表现出完全失效，但可靠性已受到影响。

这种情况下UIS 引起的可靠性问题表现为在实际应用中对器件特性的长期影响且不易察觉，因此潜在危害很大。

例如，当器件经历了多次UIS 过程时，虽然每
105 次仍在器件的安全工作区内，但雪崩过程产生的热载流子可能会注入到栅介质层中形成界面态和氧化层固定电荷，长期积累将导致器件电学特性的退化。

3UIS过程的仿真模拟
研究者一直尝试采用仿真工具模拟功率DMOS在系统应用中的UIS过程，预
测器件失效。

Kevin Fischer等人提出采用器件-电路联合仿真法[3]，模拟器件在应110
用电路中的UIS失效过程，该方法得到了广泛认可[16-18]。

从对UIS失效机理的
分析中，研究者们认识到失效过程是一个与“热”强相关的过程，因此将热相关
模型加入仿真中[16,17]。

器件-电路联合仿真即混合模型仿真，其仿真步骤是：首先通过工艺仿真或者
器件结构定义得到DMOS器件，然后利用器件仿真软件仿真DMOS的电学特性，115
再编写UIS测试电路的网表，将DMOS作为一个元件调入电路网表中，最后在
适当的偏置下进行该电路的瞬态仿真，获得UIS过程中回路的电流电压变化，以
及DMOS器件内部的电场分布、雪崩电流、温度分布等的变化，也能以器件温
升等作为判据估算出器件的雪崩耐量。

由于仿真结果与电路参数及器件模型的设
置密切相关，而器件在实际测试和应用中的情况复杂，一些寄生参数并没有包含120
在仿真中，因此仿真获得的雪崩耐量E AS值与实际测量可能存在很大的误差，但
是仍可对器件的可靠性设计提供定性的指导。

图3（a）为采用器件-电路联合仿
真获得的UIS过程中超结DMOS的漏源电压与漏源电流的变化曲线[19]，图3（b）
和（c）分别为仿真获得的UIS过程中某一时刻点的超结DMOS内部雪崩电流和
电势的分布[20]。

125
（a）（b）（c）
图3UIS过程的仿真结果：器件的漏源电压与漏源电流的变化曲线（a）；某一时刻点的器件内部雪
崩电流（b）；某一时刻点的器件内部电势分布（c）
4防止功率DMOS发生UIS失效的加固措施
130
为防止功率DMOS的UIS失效，研究者们提出了很多加固措施。

目前，这些
措施主要集中在降低寄生电阻R b、改变雪崩电流路径、优化contact设计以及增
强散热能力等方面。

（1）减小Pbody 区寄生电阻R b
主要通过增加N+源区下方的掺杂，使Pbody 区寄生电阻R b 降低，避免寄生
135 三极管的开启，进而防止避免器件发生失效。

Christopher Kocon 等人[21]提出通过优化“注入阻挡层”的厚度来提高UIS 能力，其器件结构如图3所示。

设计30V 的VDMOS 时，通过大剂量(1×1015cm -2)的硼注入，在N+源区下方形成一个高浓度的硼掺杂区。

这种工艺下，具有一定厚度的多晶硅栅可以阻止大剂量注入时的硼进入沟道区。

然而，随着多晶硅栅侧壁腐蚀角的减小，注入阻挡层减薄时，阈
140 值电压却会受到很大的影响，这主要是有部分硼注入到沟道区中。

在进行UIS 测试的过程中，注入阻挡层越薄，其UIS 能力就越好。

图4 具有注入隔离层结构的VDMOS
（2）改变雪崩电流路径
145 Jun Zeng 等人[22]提出一种具有分裂阱结构的功率DMOS ，通过巧妙的工艺流程设计，使Pbody 区中部出现一个“凹形”区，如图5所示。

由于雪崩击穿时“凹形”区电场集中，成为雪崩击穿的薄弱点，因而将雪崩电流限定在该位置，避开了源区下的Pbody 电阻，从而有效防止了寄生BJT 的开启。

通过实验制备的该器件结构，虽然比导通电阻上升了15%，但其雪崩耐量比常规结构提高了约50%。

150 开接触孔
接触区离子注入
Pbody 区/源区
离子注入
Pbody 区推阱
退火
（a ） （b ）
图5分裂阱结构的功率DMOS主要工艺流程（a）；常规功率DMOS与分裂阱结构功率DMOS雪崩电流
的对比（b）
In-Hwan Ji等人[23]提出一种分段的槽型体接触(STBC)的结构，通过改变雪崩155
电流路径，避免寄生BJT的开启，如图6所示。

采用ICP-RIE的方法，在源极金属化前进行深硅刻蚀。

图7为UIS下的器件的雪崩电流路径：传统平面体接触的功率DMOS雪崩电流主要在Pbody区的边缘拐角处集中，会导致n+源区下的R b上产生压降，造成寄生晶体管的开启导致器件的失效；而分段槽型体接触结构的器件，其雪崩电流主要经Pbody中部流向源极接触，并不会流经n+源区下160
方。

随着槽型体接触的深度的增加，击穿电压会有所下降，但是其雪崩能量会有大幅增加。

在设计60V的功率DMOS时，取得优化的槽深为1.3um，其雪崩耐量比传统型器件有144%的提高。

165
(a) (b)
图6. 传统的平面栅功率DMOS(a)与分段的槽型体接触功率DMOS(b)
(a) (b)
图7. 传统平面接触功率MOSFET的雪崩电流(a)与分段的槽型体接触功率MOSFET的雪崩电流(b) 170
（3）增强器件的散热能力
为防止器件温升超过本征温度，通过适当增大器件面积、合理设计版图布局、
优化contact设计、改善封装、减小热阻等措施来增强热耗散，避免工艺和封装中造成器件的缺陷，提高器件均匀性尽量避免局部过热[24,25]。

最终，使得器件的UIS能力有所提高。

175
5结论
随着功率DMOS应用领域的不断扩大，使之越来越多地应用在感性负载电路与高频开关电路中。

UIS过程是功率DMOS在系统应用中的最极端电热应力情况，UIS失效机理及加固方法一直是功率器件领域的研究热点和难点。

本文系统的论述了功率DMOS的雪崩耐量测试原理、UIS失效机制、UIS过程的仿真模拟，180
以及提高雪崩耐量的方法。

虽然对UIS失效机理的研究已经相对非常成熟，但是提出一种方案合理、成本低廉以及工艺兼容的UIS加固方案，仍然具有很大的挑战性。

185
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