第5章锁存器和触发器
山东大学数字电子技术基础课件第5章触发器
第五章 触发器
第一节 SR锁存器 第二节 电平触发的触发器 第三节 脉冲触发的触发器 第四节 边沿触发的触发器 第五节 触发器的逻辑功能及其描述方法
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第一节 SR锁存器
第一节 SR锁存器
❖ 概述 ❖ 电路结构与工作原理 ❖ 动作特点
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2
一、概述
第一节 SR锁存器
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18
第二节 电平触发的触发器
[例5.2.2] 若用 CMOS传输门组成 的电平触发D触发 器的CLK和输入端 D的电压波形如右 图中所给出，画出 Q和Q'端的电压波 形。假定触发器的 初始状态为Q=0
19
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第三节 脉冲触发的触发器
因为触发器的新状态Q*（也叫做次态）不仅与输入状态有关，
而且与触发器原来的状态Q（也叫做初态）有关，
所以把Q也作为一个变量列入了真值表，并将Q称为状态变量,
这种含有状态变量的真值表叫做触发器的特性表（功能表）。
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7
第一节 SR锁存器
[例5.1.1]已知基本RS触发器输入信号的波形，
画出输出信号波形。
SD
SD
Q
O
t
RD
Q
RD
O
Q
t
SD RD Q
1
1
0
1
1
1
0
1
0
0
1
1
1
0
0
1
0
1
0
0
0
0
0
1
Q*
0 1 1 1 0 0 1* 1*
8
O
t
第5章 触发器
表5-1 或非门组成的基本RS触发器的真值表
R
பைடு நூலகம்
S
Q
Q
不变 0 1 0*
触发器 状态 保持 置1 置0 不定
0 0 1 1
0 1 0 1
不变 1 0 0*
7
对于图5-1（b），可作同样分析。这种触发器是以 低电平作为输入有效信号的，在逻辑符号的输入端用小 圆圈表示低电平输入信号有效，它的真值表如表5-2所示。 由于S=R=0时出现了Q==1的状态，而且当S和R同时 撤去（变到1）后，触发器的状态将不能确定是1还是0。 因此这种情况也应当避免。
18
图5-5 开关触点抖动消除电路 图5-5不仅可以消除开关的抖动，而且从波形可以看出，此电路还可 作为手动单次脉冲产生电路使用，譬如可以应用在数字电路实验设备中。
19
5.2 D触发器
导读: 导读 在这一节中，你将学习： 在这一节中，你将学习： 电平触发与边沿触发的概念 电平触发D触发器的特点与逻辑功能 电平触发 触发器的特点与逻辑功能 边沿触发D触发器的特点与逻辑功能 边沿触发 触发器的特点与逻辑功能 异步清0与异步置 与异步置1 异步清 与异步置 集成D触发器 触发器74LS74 集成 触发器
10
2．集成基本RS触发器 ．集成基本 触发器 触发器74LS279
集成基本RS触发器74LS279的内部包含4个基 本RS触发器，输入信号均为低电平有效，其逻辑符 号和引脚图如图5-3所示，应该注意的是图中有两个 基本RS触发器具有两个输入端S1和S2，这两个输入 端的逻辑关系为与逻辑，每个基本RS触发器只有一 个Q输出端。
21
图5-6 D触发器
22
R=D
当CP=1时，将 S = D ，R = D ，代入钟控RS 时 代入钟控 触发器的特性方程（ ），即得到 触发器的特性方程（5.2.1），即得到 触发器的特 ），即得到D触发器的特 性方程为： 性方程为：
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
第5章-触发器素材
主触发器：同步 RS 触 发器，其状态由输入 主从RS触发器 河南工业大学电气学院 信号决定 （a） 逻辑电路 （b）逻辑符号
表示触发 器 靠 CLK 下降沿触 发
2. 工作原理
（ 1）当CLK=1时，从触发器的输出状态保持不变， 可知，主从触发器分两步工作： 主触发器的输出状态由 R和S来决定。 第一步， CLK=1 期间，主触发器的输出状态由输入信 （ 2 ）当 CLK由1跳到0时（或称CP脉冲下降沿到来 号 R 和 S的状态确定，从触发器的输出状态保持不变。 时），主触发器的输出状态保持不变，从触发器的输出 第二步，当 CLK 从 1 变为 0 时，主触发器的输出状态送 状态由主触发器的状态决定。此时，由于 CLK=0，输入 入从触发器中，从触发器的输出状态由主触发器当时的 信号 R和S被封锁。 状态决定。 在 CLK=0 期间，由于主触发器的输出状态保持不变， 因而受其控制的从触发器的状态也保持不变。
5.2.4 边沿D触发器
河南工业大学电气学院
复习
锁存器有什么特点？ 请画出与非门实现的ＲＳ锁存器的电路图。 请列出ＲＳ锁存器的功能表。 什么叫现态？次态？
RS锁存器的触发方式？
河南工业大学电气学院
5.2 同步触发器
RS锁存器的触发方式（动作特点）：逻辑电平 直接触发。（由输入信号直接控制） 在实际工作中，要求触发器按统一的节拍进行状 态更新。措施： 同步触发器（时钟触发器或钟控触发器）：具有 时钟脉冲CLK控制的触发器。该触发器状态的改变与 时钟脉冲同步。 CLK：控制时序电路工作节奏的固定频率的脉冲 信号，一般是矩形波。 同步触发器的状态更新时刻：受CLK输入控制。 触发器更新为何种状态：由触发输入信号决定。
1
当SD′、RD′同时撤去时，输出端Q和Q′状态不定。
第5章 触发器
山东大学(威海)机电与信息工程学院 邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能 保持 保持 置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式， 并化简为最简形式，即特 性方程
山东大学(威海)机电与信息工程学院 邹晓玉 17
为适应单输入信号的需要，电平触发的SR触发器 可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功 能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
山东大学(威海)机电与信息工程学院 邹晓玉 18
例：已知电平触发的SR触发器的输入信号波形，画出的输出 波形 。设触发器初始状态为0。 保持原态 使输出全为1 Reset Set
CP R
S Q
Q
山东大学(威海)机电与信息工程学院 邹晓玉 19
CP撤去后 状态不定
电平触发的触发器的空翻现象 电平触发的触发器在一个CP脉冲作用期间，出现两次或 两次以上翻转的现象称为空翻。 电平触发的SR触发器， CP=1期间，输入信号仍 直接控制触发器输出端 状态。 CP=1时，S、R状态多次 变化，触发器输出状态随 着变化，触发器的抗干扰 能力较差。
0
1
1
0
1
0
5、触发器
RD = SD = 1
0
１
RD = 1 SD =
D锁存器的定时图 74HC/HCT373: 8D锁存器 4.典型集成电路
5.3 触发器的电路结构和工作原理
E 锁存器：（高）电平响应 锁存器在E为低电平时，不接受输入激励信号，状态保持不变； 当E为高电平时，锁存器接受输入激励信号，状态发生转移。 在E＝1且脉冲宽度较宽时，锁存器输出状态将随着输入信号 的变化出现连续不停的多次翻转。如果要求每来一个E脉冲锁
RDSD Qn 0 1 00 × × 01 0 0 11 0 1 10 1 1
图5-1-3
基本触发器卡诺图
特征方程：
由于S D和R D同时为0又同时恢复为 时，状态Q n1是不确定 1 的，所以输入信号S D和R D应满足S D R D = 1。
３、状态转移图 描述触发器状态变化及其相应输入条件的一种图形。
( 3) 当 R = 0， S = 0时，锁存器状态保持不 变，说明锁存器
具有保持功能。 ( 4) 当 R = 1， S = 1时，则Q = 0，Q = 0。
此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得触 发器最终稳定状态也不能确定。约束条件：SR=0
存 器仅翻转一次，则对钟控信号约定电平的宽度有极其苛刻
的要求。为了避免多次翻转，必须采用其他的电路结构。 触发：在时钟脉冲作用下的电路状态刷新。 CP 上升沿触发 CP 下降沿触发
主要的三种电路结构:主从触发器、维持阻塞触发器、 利用传输延迟的触发器。
5.3.1 主从触发器
1.工作原理
主锁存器 D
1.逻辑门控D锁存器
触发器的逻辑功能及其描述方法
S CI R
0
S
R
0 1 0 CP
3) 主从SR触发器·特征表
CP
S
R Qn Qn+1
功能
×
×
××
Qn
Q n1 Q n 保持
0
0
0
0
Q n1 Q n 保持
0
0
1
1
0
1
0
0
Q n1 0 置 0
0
1
1
0
1
0
0
1
Q n1 1 置 1
1
0
1
1
1
1
0 不定
1
1
1 不定
不允许
主从SR触发器真值表 （只在CP从1变为0时有效）
G1 &
& G2
G3 & 从触发器 & G4 CP
Qm
Qm
G5 &
& G6 1 G9
G7 & 主触发器 & G8
S
R CP
1) 电路构造 从触发器
主触发器
Q
Q
Q
Q
F从
S CI R
CP
Q
Q
F主
S CI R
S
R
CP
互补时 钟控制 主、从 触发器 不能同 步翻转
1
2) 工作原理
Q
Q
CP=1时 F从封锁
R=1时， 将使触发器 置“1”或称 为置位。
触发器保持
“1”态不
1 Q变
Q0
1.
.0
& G1
& G2
0 S0
1 R1
数电知识之锁存器和触发器
5.3 触发器的电路结构和工作原理
CP RD 1
0 0 0
0
1
G1
&
D
0
Q5
0 0 0
&
0
D Q3
0 0 0
&
0
Q
D
0 0 0
G5 G6
&
G3 G4
D Q6
0
0 0 0
&
D
0
Q4
0 0 0
&
0
Q
D
G2
SD
1
• 当CP由0变1时触发器 翻转。这时G3和G4门 打开，它们的输出Q3 和Q4的状态由G5和G6 的输出状态决定。 G4输出的 D一方面使Q 的状态为D，另一方面 使G3的输出为D避免使 触发器臵零；另外G4 至G6的反馈线使G6输 出维持D，继续维持G4 的输出为 D 。
5.2 锁存器
• A、SR锁存器 1、基本SR锁存器 I、由与非门构成的SR锁存器
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
5.2 锁存器
• 根据与非门的逻辑特点，锁存器的逻辑表达式为：
Q Q
Q SQ
Q RQ
R
&
&
S
5.2 锁存器
• 工作原理：
Q
0
1
Q
R 0
S 1
1 b）当CP由1变成0后， 情况则相反，G1和G2封 锁，R、S不影响主触发 器的状态，而这时从触 发器的G5和G6则打开， 从触发器可以翻转。此 时从触发器是在CP的下 降沿发生翻转，CP一旦 达到0电平后，主触发 器被封锁，其状态不受 RS的影响。从触发器的 状态也不可能再改变。
数字电路第五章锁存器和触发器
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。
（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。
第五章 锁存器和触发器
Q0
Q 1
状态保持 ④ R=1，S=1
Q 0，Q 0
在这种状态下，当R、S信号同时由 “1”→“0”后，由于G1、G2传输时间不等， 输出状态将不能确定。（应避免这种情况） 。
SR锁存器约束条件:
SR = 0
《数字电子技术基础》 3）逻辑功能表
R 1 1 1 1 0 0 0 0
第五章 锁存器和触发器
G12
& &
G11
>=1 1
G4 K
0
Q
& &
J C K
Q Q
& &
G13 CP G23 J
0
&
G3
&
& &
&
G22
&
>=1 1
CP
Q
J
× 0
K
× 0 1
G21
1
Q
n 1
JQ KQ
n
n
0
1
1
0
1
Qn Qn+1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0
5.1 双稳态存储单元 5.2 锁存器 5.3 触发器的电路结构和工作原理
5.4 触发器的逻辑功能
5.5 用Verilog HDL描述锁存器和触发器
《数字电子技术基础》
第五章 锁存器和触发器
主讲：何玉钧
教学基本要求 1. 掌握锁存器、触发器的电路结构和工作原理；
2. 熟练掌握SR触发器、JK触发器、D触发器及T
（1）特征表：以触发器的现态和输入信号为变量，以次态为 函数，描述它们之间逻辑关系的真值表。
锁存器和触发器
锁存器和触发器锁存器（Latch）和触发器（Flip-flop）是数字电路中常用的存储元件。
它们能够存储一个或多个位的信息，并将其在需要的时候保持下去。
在数字电路中，锁存器和触发器常用于存储、传输和操作数据。
本文将介绍锁存器和触发器的基本原理、特性和应用。
1. 锁存器锁存器是一种能够存储和保持输入信号状态的元件。
它可以通过一个控制信号来控制存储和保持动作。
常见的锁存器有SR锁存器、D锁存器和JK锁存器。
1.1 SR锁存器SR锁存器是由两个交叉连接的与非门构成的。
它有两个输入信号：S（Set）和R（Reset）。
当S=1、R=0时，输入Q=1，输出Q’=0；当S=0、R=1时，输入Q=0，输出Q’=1；当S=0、R=0时，保持前一状态不变；当S=1、R=1时，无效。
SR锁存器的真值表如下：S R Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 禁止禁止1.2 D锁存器D锁存器是由一个与非门和一个与门构成的。
它只有一个输入信号D（Data）。
当D=0时，输入Q=0，输出Q’=1；当D=1时，输入Q=1，输出Q’=0。
D锁存器的真值表如下：D Q Q’0 0 11 1 01.3 JK锁存器JK锁存器是由两个与非门和一个与门构成的。
它有两个输入信号J（Jump）和K（Kill）。
当J=1、K=0时，输入Q=1，输出Q’=0；当J=0、K=1时，输入Q=0，输出Q’=1；当J=0、K=0时，保持前一状态不变；当J=1、K=1时，输入Q’=Q’的反相。
JK锁存器的真值表如下：J K Q Q’0 0 Q Q’0 1 0 11 0 1 01 1 翻转翻转2. 触发器触发器是一种特殊的锁存器，它能够根据时钟信号进行同步操作。
触发器有很多种类，其中最常见的是D触发器、JK触发器和T触发器。
2.1 D触发器D触发器是一个带有使能端的触发器，它只有一个输入信号D（Data），一个时钟信号CLK（Clock）和一个使能信号EN（Enable）。
CPU设计实践教程5-锁存器和触发器的设计
掌握异步清零和置1的D触发器的原理与设计。
2021/9/5 P.8
实验2.异步清零和置1的D触发器设计
实验内容
设计一个带有异步清零和置1的D触发器dff1 用仿真验证 下载到Minisys实验板。
2021/9/5 P.9
实验2.异步清零和置1的D触发器设计
实验预习
复习D触发器的原理，根据真值表，写出其功能描 述。
实验内容
采用Verilog HDL语言设计一个RS触发器rsff，clk 上升沿触发
用仿真验证 下载到Minisys实验板。
2021/9/5 P.4
实验1.同步RS触发器设计
实验预习
时钟信号 clk 1 1 1 1 0
输入
r
s
0
0011 Nhomakorabea0
1
1
X
X
输出 Qn+1 Qn
1 0 X Qn
功能说明
计算机系统能力培养系列
CPU设计实践教程 ——从数电到计算机组成
数字逻辑电路实验
2021/9/5 P.1
计算机系统能力培养系列
5.锁存器和触发器的设计
2021/9/5 P.2
实验1.同步RS触发器设计
实验目的
掌握同步RS触发器的原理和设计。
2021/9/5 P.3
实验1.同步RS触发器设计
输入
clk
set
reset
d
x
1
x
x
x
0
上升沿
0
1
x
0
x
输出
q
qn
1
0
0
1
d
~d
2021/9/5 P.10
5、锁存器和触发器
SD
1
74HC/HCT74的功能表
输 入
SD L RD CP H × D ×
输 出
Q H Q L SD H
输 入
RD H CP D L*
输 出
Q L Q H
SD
D CP
S
1D C1
Q
H
L
L
L
×
×
×
×
L
H
H
H
H
H
Q
H*
H
L
RD
R
逻辑符号
注：L*和H*表示CP脉冲上升沿到来之前瞬间的电平
维持阻塞触发器
特性方程： Qn+1=D
D CP
1D C1
Q Q
逻辑符号
CP
特性表 D Qn Qn+1
D=1
0
0 1 1
0
1 0 1
0
0 1 1
D=0
0
D=0
1
D=1
CP
激励表 Qn Qn+1 0 0 0 1 1 0 1 1
D 0 1 0 1
双D触发器74HC/HCT74芯片
74F系列TTL电路74F112利用传输延迟的JK触发器逻辑图,与上述电路现比， 增加了直接置1、置0端 G12 G11
&
G4
SD
K CP
&
Q4
G13
>1
Q
&
&
G23
RD
J
&
G3
Q3
&
G22
>1
G21
数字电子技术第五章 触发器
0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的 另一个输入端；则VI1信号消 失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器 原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入 端低电平有效，正常工作时应使其无效(处于高电平)。
锁存器与触发器各详解.pptx
1
≥1
0
1
≥1
0 0
≥1
1
3
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3）S=R=0时 Q 和 Q 互锁，保持不变。 这是锁存器的特点：当输入处于某一状态时，输出保持。
两个稳定状态：
S=0，R=0，Q=1： S=0，R=0，Q=0：
0
1
≥1
≥1
锁Q 存=0 器的存储 Q 记=1 忆功能
1
0
≥1
≥1
0
0
2. T 3、状态转换图
Qn1 TQnTQn
TJ ==11
K=×
T=KJ0==×0
0
1
KJT==×0=0
TKJ===×11
当T触发器的输入控制端为T=1时，称为T’触发器。
T’触发器的特性方程为： Qn1 Qn
46
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四、 RS触发器
1. 状态真值表
S
R
S CP R
(b) 曾用符号
CP
S
R
置为为““？1””状状态态
CP
Q F主 Q
S CP R
1
J .K
CP
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(4) J=0,K=0
保持原态 保持原态
Q
.
Q.
Q F从 Q
CP
S
R
CP
Q F主 Q S 0 CP R0
0
0
J .K
1
CP 0
0
第32页/共69页
保持原态
1
真 值 表
CP↓
J K Qn 000 001 010 011 100 101 110 111
数电课件第五章锁存器和触发器
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
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锁存器和触发器
1．分析图1所示电路的功能，列出功能表。
图1
2．若图2 a所示电路的初始状态为Q = 1，E、S、R端的输入信号如图2 b 所示，试画出相应Q和Q端的波形。
S
G3 Q
Q
E
R
S
(a) (b)
图2
3．试用1片八D锁存器74HC373设计一个能锁存两位BCD码信号的锁存电路。
假定三态输出使能端OE=0，锁存器原输出Q7Q6Q5Q4Q3Q2Q1Q0=10010100（94D），而输入为D7D6D5D4D3D2D1D0=10010101（95D），画出锁存器锁存新数据前、后使能端LE应输入的波形和相应Q
的波形。
4．触发器的逻辑电路如图4所示，确定其应属于何种电路结构的触发器。
9 Q Q
图4
5．上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP
（CP）和D 的波形如图5所示。
分别画出它们的Q端波形。
设触发器的初始状态为0。
D D
D
CP（CP）
图5
6．设下降沿触发的JK触发器初始状态为0，CP、J、K信号如图6所示，试画出触发器Q端的输出波形。
J
K
图6
7．逻辑电路如图7所示，试画出在CP作用下，φ0、φ1、φ2和φ3的波形。
图7
8．电路如图
8所示，设各触发器的初态为
0，画出在CP脉冲作用下Q端波
形。
Q1
Q1
3
Q3
4
Q4
CP
(a) (b) (c) (d)
图8
9．逻辑电路如图9所示，已知CP和X
的波形，试画出Q1和Q2的波形。
触发
器的初始状态均为0。
X
1
X
图9
10．两相脉冲产生电路如图10所示，试画出在CP作用下φ1、φ2的波形，并
说明φ1和φ2的时间关系。
各触发器的初始状态为0。
φ2
图10。