仪器科学与动态测试作业模板六

1. 根据你的研究工作给一片CPLD或FPGA编程。

以下代码是参考Xilinx原语编写的基于Spartan2硬件平台上的DLL（数字延时锁相环）VHDL语言实现代码。

在这个代码中DLL实现的功的是二分频。

图1是使用这段代码生成的Symbol，图2是使用测试激励TestBench文件的仿真图。

--模块功能：二分频
--CLKIN：输入时钟
--RESET：复位信号
--CLK2X：输出时钟
--LOCKED: 输出锁存信号
library IEEE;
Library UNISIM;
use UNISIM.vcomponents.all;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity CLK_DIV2 is
Port ( CLKIN : in STD_LOGIC;
CLKDV : out STD_LOGIC);
end CLK_DIV2;
architecture Behavioral of CLK_DIV2 is
signal CLK0_BUF :std_logic;
signal CLKFB_BUF :std_logic;
begin
BUFG_inst : BUFG
port map (
O => CLKFB_BUF, -- Clock buffer output
I => CLK0_BUF -- Clock buffer input
);
CLKDLL_inst : CLKDLL
generic map (
CLKDV_DIVIDE => 2.0, -- Divide by: 1.5,2.0,2.5,3.0,4.0,5.0,8.0 or 16.0
DUTY_CYCLE_CORRECTION => TRUE, -- Duty cycle correction, TRUE or FALSE FACTORY_JF => X"C080", -- FACTORY JF Values
STARTUP_WAIT => FALSE) -- Delay config DONE until DLL LOCK, TRUE/FALSE
port map (
CLK0 => CLK0_BUF, -- 0 degree DLL CLK ouptput
CLK180 => open, -- 180 degree DLL CLK output
CLK270 => open, -- 270 degree DLL CLK output
CLK2X => open, -- 2X DLL CLK output
CLK90 => open, -- 90 degree DLL CLK output
CLKDV => CLKDV, -- Divided DLL CLK out (CLKDV_DIVIDE)
LOCKED => open, -- DLL LOCK status output
CLKFB => CLKFB_BUF, -- DLL clock feedback
CLKIN => CLKIN, -- Clock input (from IBUFG, BUFG or DLL)
RST => '0' -- DLL asynchronous reset input
);
-- End of CLKDLL_inst instantiation
end Behavioral;
图1 使用原语生成的Symbol
图2 Testbench激励仿真图
2. 说明量化、量化误差、信噪比、ADC的有效位数、以及采样频率高于Nyquist频率对有效位数的影响。

量化：在进行A/D转换时，必须把取样电压表示为最小单位的整数倍，这个转换过程叫做量化。

所取的最小数量单位叫做量化单位，用⊿表示。

量化误差：由于模拟信号是连续的，那么它就不一定能被⊿整除，因而量化过程不可避免的会引入误差。

这种误差称为量化误差。

如果把0~15V的模拟信号转换为3位二进制代码，最简单的是取量化单位⊿=1/8V，并规定凡数值在0~1/8V之间的模拟电压都当作0·⊿对待，用二进制数“000”表示，在1~2/8V之间的模拟电压当作1·⊿对待，用二进制数“001”表示,这种量化方法可能带来的最大误差可达⊿，即1/8V。

为了减小量化误差，可采用以下改进方法划分量化电平，以0~7.5V模拟信号为例，取量化电平⊿=1V，并将输出代码“000”对应模拟电压范围规定为0~0.5V，即0~1/2⊿，这样可以将最大量化误差减小到1/2⊿。

由于现在将每个二进制代码所表示的模拟电压规定为他所对应的模拟电压范围的中间值，所以最大量化误差自然不超过1/2⊿。

图3半正弦波3位AD 变换的量化和量化误差
信噪比：如果输入信号为s X ，量化后得d X ，量化误差可看作引进量化噪声，量化误差d s X X e -=；定义q 为一个量化阶梯 e 的均值：
0)(==e E e
e 的方差：
12
}){(2
2
2q e e E e
=-=σ
32/q e =σ
e σ为量化误差是方均根值，或不确定度。

设输入信号xs 为一个正弦信号，其幅值为A ＝VFS /2，偏置为VFS /2；其均方值为：
222}2
)12({2121q A N xs
-==σ
输入信号对量化噪声的信噪比为：
N N N e
xs q q q q SNR 222
2222
25.112
}22{21 12}2)12({21⨯=≈
-==σσ
N ..N .S N R N 026761 2log 20761 )25.1log(102+=⨯+=⨯=
以上是针对正弦信号而言，对于其他信号则应当具体计算其均方值，再计算其信噪比。

采集系统在某给定信噪比的条件下的有效位数NEF （ENOB ）：
02
.676
.1－＝
SNR N EF
3.滤设计一个8阶同相低通滤波器，滤波截止频率为你的学号尾数×1K ，学号尾数为0的按10K 取值；学号倒数第二位为0~3的选巴特沃斯型滤波器、倒数第二位为4~6的选切比雪夫型滤波器、倒数第二位为7~9的选贝塞尔型滤波器，增益为1，画出8阶滤波器的幅频特性，纵坐标用分贝值，横坐标为对数频率；画出相频特性；给出通带内最大误差（以分贝表示）。

所设计的滤波器电阻、电容序列化取值
学号为S1*******，所设计滤波器截止频率为5K 的巴特沃斯型滤波器。

①根据要求所设计滤波器幅频特性如下图4所示：
图4 幅频特性图
②根据要求所设计滤波器相频特性图如下图5所示：
图5相频特性图
③由图2可知，通带内衰减为22.81dB，故通带内最大误差为22.81dB。

④设计该滤波器电路如下图所示，该滤波器电阻、电容序列化取值如下图6所示。

图6 滤波器电路
⑤传递函数为：
图7 Circuit Transfer Function
⑥时间响应为：
图8 Time Response
4.如何构建一个负基准电源？说明理由。

基本原理是对振荡波进行整流和滤波以得到负电源，电路原理为：555 IC 作为无稳态振荡器，并且频率大约是 1kHz。

从IC的3脚得到方波输出，当输出为正时， 22uF 电容通过二极管 D1充电，当3脚输出为地时，22uF 电容通过 D2放电并对100uF电容充电同时在 100uF电容两端得到负电源。

本电路在普通整流效果下可以输出 40mA的电流。

需要注意的是负电源输出绝对值由于二极管的压降会比正电源低一些，比如正电源电压是9V ,则输出大约是-7.5V。

图9 负基准电源设计。