JK触发器真值表培训资料
JK触发器
JK 触发器课堂练习
班级 姓名 学号
一、 填空题
1. 在时钟脉冲的作用下，JK 触发器===+1,0,1n Q K J ；===+1,1,0n Q K J ；===+1,0,0n Q K J ；===+1,1,1n Q K J 。
2.JK 触发器具有 、 、 和 四项逻辑功能。
3. JK 触发器可避免 RS 触发器的 状态出现，与RS 触发器比较增加了 功能。
4. JK 触发器的口诀： 、 、 和 。
二、图形符号（上升沿和下降沿）和真值表
三、分析作图题
1.已知边沿JK 触发器J 、K 的波形如图所示，画出输出Q 的波形图（设初始状态为0，下降沿触发）。
2.如图所示，试画出Q 的波形（设初态Q=0）
CP CP
Q
3.
如图所示，触发器的CP 、J 、K 的波形，试画出Q 的波形。（设初态Q=0） Q Q CP
CP Q K
J
K
6
1K
CP
J
5423Q
4.如图所示为JK触发器，初始状态为0，CP、J、K端的输入信号波形如图所示，试画出输出Q的波形。（下降沿触发）
CP
J
K
Q
5.试按下图JK触发器的符号，在图（b）中画出相应的输出波形Q（Q原始状态为0）。
6. 按如图JK触发器的符号，画出相应的输出波形Q(Q初始状态为0)。
7.根据下图连接，画出在CP脉冲作用下，各JK触发器输出Q端的波形。设初态为0。
8.画出JK触发器波形（下降沿触发）：
CP
J
K
Qn+1
9.主从JK触发器如图所示，初态为０，试根据CP、J、K的波形，画出Q端波形。
10. JK触发器如图所示，初态为１，试根据CP下降沿触发、J、K的波形，画出Q、Q端波形。列出真值表。
课程设计jk触发器
课程设计jk触发器
一、课程目标
知识目标：
1. 学生能理解JK触发器的原理，掌握其功能与应用；
2. 学生能描述JK触发器的真值表，了解触发器的状态转换过程；
3. 学生了解数字电路中触发器的作用，认识到JK触发器在计数器等电路中的应用。
技能目标：
1. 学生能够运用所学知识，设计简单的基于JK触发器的数字电路；
2. 学生通过实验，掌握JK触发器的测试方法，提高动手实践能力；
3. 学生能够运用逻辑分析仪等工具，分析JK触发器的工作状态，培养问题解决能力。
情感态度价值观目标：
1. 学生在探索JK触发器过程中，培养对电子技术的兴趣，激发创新意识；
2. 学生通过小组合作，培养团队协作精神，提高沟通能力；
3. 学生认识到数字电路在现代科技中的重要作用，增强社会责任感。
课程性质：本课程为电子技术基础课程，以理论教学和实践操作相结合的方式进行。
学生特点：学生为初中二年级学生，对电子技术有一定的基础知识，好奇心强，喜欢动手操作。
教学要求：注重理论与实践相结合，强调学生的动手实践能力，培养创新精神
和团队协作能力。通过本课程的学习，使学生能够掌握JK触发器的相关知识，为后续学习数字电路打下基础。教学过程中，将目标分解为具体的学习成果，便于教学设计和评估。
二、教学内容
1. 理论知识：
- JK触发器的定义、工作原理及特点；
- JK触发器的真值表及状态转换图；
- JK触发器在数字电路中的应用，如计数器等。
2. 实践操作：
- 使用逻辑门电路搭建JK触发器；
- 测试JK触发器的工作状态，分析实验结果；
- 设计简单的基于JK触发器的数字电路。
数字逻辑实验3
上海大学 计算机学院
《数字逻辑实验》报告 3
一． 同步RS 触发器的功能测试 实验
1. 实验目的
1）、熟悉同步RS 触发器的电路结构。
2）、掌握同步RS 触发器的逻辑功能。
2. 原理
钟控RS 触发器，在外加的R 、S 信号加到R 端和S 端后，并不引起触发器的翻转，只有在时钟脉冲配合下，才能使触发器由原状态翻转到新状态。
其逻辑图为如图1所示： 图 1
3. 实验步骤
1）根据逻辑图接线，选用74LS00的四个与非门按图1接成同步RS 触发器。R 、S 、CP 接输入小开关电平信号，Q 和~Q 接输出信号发光二极管。
2）拨动开关，观察发光二极管的变化，测试逻辑功能，填入表1。
4. 实验数据
5.实验现象
当R、S均为0时，输出发光二极管没有变化；当R为0，S为1时，输出始终为1；当R为1，S为0时，输出始终为0。当R、S均为1时，输出0。
6.体会
在实验中我发现，根据理论，当R、S端均为1时，输出端的状态应该是未知的，但是实验现象是输出端始终为0，我想这可能与导线等因素有关，但不知如何验证。其次，我发现时钟脉冲CP既可以直接由实验箱上接入也可以用开关代替。
二．将D触发器转换成JK触发器实验
1.实验目的
1）、掌握D触发器转成JK触发器的逻辑功能。
2）、熟悉使用可编程逻辑器件的开发工具MAXPLUS设计电路。
2.原理
转换电路的逻辑表达式：
转换的逻辑电路图为：
图 2
3.实验步骤
1) 在MAXPLUS中画出D触发器转换JK触发器的逻辑图，如图2所示。
2) 使用模拟工具进行模拟验证，并通过验证。
3) 定义FPGA的IO引脚功能。
实验五 J-K触发器
实验五 J-K 触发器
一、 实验目的
1.掌握J-K 触发器的逻辑功能；
2.掌握集成J-K 触发器逻辑功能的测试方法；
3.掌握不同逻辑功能触发器之间的相互转换方法。
二、实验预习要求
1.复习J-K 触发器的逻辑功能；
2.掌握D 触发器和J-K 触发器的真值表及其转换的基本方法。
三、实验原理
1．J-K 触发器
本实验中采用的74LS112为下降沿触发的边沿触发器。其状态方程为
其中J 和K 为数据输入端，是触发器状态更新的依据，若J 、K 有两个或两个以上输入端时，组成“逻辑与”的关系。触发器的功能表如表实验5.1所示。
表实验5.1触发器的功能表
输入
输出
D
R
D S CP J K
1
n Q
+ 1
n Q
+
0 1 d d d 0 1 1 0 d d d 1 0
0 0 d d d
φ φ
1 1 ↓ 0 0 n Q n
Q
1 1 ↓ 1 0 1 0 1 1 ↓ 0 1
0 1 1 1 ↓ 1 1
n
Q
n
Q
1 1 ↑ d d
n
Q n
Q
d:表示任意态,↓:表示下降沿,φ:表示不定态,n
Q :表示现态, 1
n Q +:表示次态
2．触发器功能转换
在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将J-K触发器转换成D触发器、T触发器、Tˊ触发器。其转换电路如图实验5.1所示。
(a) J-K转换成D (b) J-K转换成T (c) J-K转换成Tˊ
图实验5.1 J-K触发器转换成D、T、Tˊ触发器
四、实验仪器设备
1. TPE-ADⅡ数字电路实验箱1台
2. 双J-K触发器74LS112（或CC4027）1片
JK触发器
J-K触发器
J-K触发器电路图
边沿JK 触发器边沿型JK触发器的状态转移真值表、特征方程、状态转移图及激励表与主从JK触发器完全一致，只不过在画工作波形图时，不用考虑一次变化现象。采用与或非电路结构，属于下降沿触发的边沿JK触发器。
工作原理
1.CP=0时，触发器处于一个稳态。CP为0时，G3、G4被封锁，不论J、K 为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发器不翻转，为接收输入信号作准备。设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12和G22打开，直接影响触发器的输出，另一个是G4和G3打开，再经G13和G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态（即无论J、K为何状态），都使Q仍为0。由于Q同时连接G12和G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。CP由0变1后，打开G3和G4，为接收输入信号J、K作好准备。
3.CP 由1变0时触发器翻转设输入信号J=1、K=0，则Q3=0、Q4=1，G13和G23的输出均为0。当CP 下降沿到来时,G22的输出由1变0,则有Q=1，使G13输出为1，Q=0，触发器翻转。虽然CP变0后，G3、G4、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长（在制造工艺上予以保证）,因此Q3和Q4这一新状态的稳定是在触发器翻转之后。由此可知,该触发器在CP下降沿触发翻转，CP一旦到0电平，则将触发器封锁，处于(1)所分析的情况。
(Multisim数电仿真）JK触发器
实验3.8JK触发器
一、实验目的：
1. 熟悉JK触发器的功能和触发方式，了解异步置位和异步复位的功能。
2. 掌握用示波器观察触发器输出波形。
3. 了解触发器之间的转换，并检验其逻辑功能。
二、实验准备：
触发器具有记忆功能，它是数字电路中用来存贮二进制数字信号的单元电路。触发器的输出不但取决于它的输入，而且还与它原来的状态有关。触发器接
收信号之前的状态叫初态，用n
Q表示；触发器接收信号之后的状态叫次态，用n
1
Q表示。
为了从根本上解决电平直接控制问题，人们在同步触发器的基础上设计了主从RS触发器。但主从R S触发器中R、S之间仍存在约束的缺点，为了克服它，人们又设计出主从JK触发器。图3.8.1为主从JK触发器74LS76的内部电路图；
在
看出，JK 触发器具有异步置位端D S 和异步复位端D R 。 表3.8.1： 无论CP 处于高电平还是低电平，都可以通过在D S 或
D R 端加入低电平将触发器置1或置0。
JK 触发器的特征方程为：
n n n Q K Q J Q +=+1................................................................3.8.1
三、计算机仿真实验内容：
1. 异步置位PR (即D S )及异步复位CLR (即D R )功能的测试：
(1). 从电子仿真软件Multisim7基本界面左侧左列真实元件工具条的“TTL ”元件库中调出JK 触发器74LS76D ；从“Basic ”元件库中调出单刀双掷开关SPDT 两只；从“Source ”元件库中调出电源Vcc 和地线，将它们放置在电子平台上。
JK触发器教案
课堂教学教案
教学实践
1、 JK 触发器的功能最完备，有哪些功能？
2、 它是怎样触发的？我们如何使用触发器呢?
JK 触发方式分类
主从触发器和边沿触器两种， 它们的电路结构有区别， 但逻 辑功能是相同的。
说明：该触发器是 CP 下降沿（负脉冲）触发有效（有小圆圈）。
2、逻辑符号（能识别）
A ）主从JK 触发器
B ）边沿JK 触发器
辑功能 一”测试
逻辑符号
1、电路结构（一般性了解）
了解JK 触发器的电
路结构
PPT 展示JK 触发器电路
识别记忆 JK 触发器电路 符号
（■）遂辑图
激发学习兴趣
问题引入
掌握JK 触发器的逻 学生进入题 库“基础练习
三、逻辑功能
1 •前提
设触发器始态为Q = 0 , R D S D 1（悬空）。
2、输入设置
输入相同：
当J = K=1 时，Q n 1 Q n ；
当J=K=0 时，Q n + 1 =Q n；
输入不同：
当J=1、K=0 时Q n + 1 =1 ；
当J=0、K=1 时，Q n 10。
3 •真值表
J K Q n 1逻辑功能
00Q n保持
11Q n翻转
010
置0
101
置1
4 .波形图: 掌握JK触发器的逻
辑功能
掌握T触发器的逻
辑功能
熟悉三步波形画法
口诀
学生进入题
库“提高练习
二”测试
学生练习波
形图画法
电路波形图
的练习
D 型触发器是JK 触发器在J K 条件下的特殊情况 电路。在时钟脉冲作用后，触发器状态与
D 端状态相同，即
Q n 1 D D 型触发器真值表如下：
D
Q
n 1
边沿触发器：触发器状态只取决于
CP 上升（或下降）沿时
分析、讨论两 者的关系
刻的输入信号状态（例如：J 端或K 端电平）的触发器。 CP
JK触发器 D触发器 RS触发器 T触发器 真值表
D触发器真值表分析:
1、 D 触发器真值表
2、考虑“清零”与“预置”后的 D 触发器真值表
3、 D 触发器的布尔方程:
DT : = D * /CLR + PR
DC : = /D * /PR + CLR
JK触发器
1、JK 触发器真值表
2、考虑“清零”与“预置”后的 JK 触发器真值表
3、JK 触发器的布尔方程:
JKT : = J * /JKT + /K * JKT
JKC : = /J * /JKC + K * JKC
RS触发器
1、 RS 触发器真值表
2、考虑“清零”与“预置”后的 RS 触发器真值表
3、 RS触发器的布尔方程:
SRT:= S + /R * SRT
SRC:= R + /S * SRC
T触发器
1、 T触发器真值表
2、考虑“清零”与“预置”后的T触发器真值表
3、T触发器的布尔方程:
TT:= T * /TT + /T * TT
TC:= T * /TC +/T * TC
《数字电子技术》双JK触发器及转换的T触发器功能测试
一、实验目的： 1、熟悉并掌握JK触发器的构成，工作原理和功能测试方法。 2、学会正确使用触发器集成芯片。 3、掌握时序逻辑电路的内涵、相互转换及实验 验证 二、实验原理 1、J--K触发器：逻辑符号如图所示。图中 、 端为异步置1端、 置0端，CP为时钟脉冲端,CP脉冲下降沿触发。 J--K触发器的逻辑功能是： （1）当J=0、K=0时，触发器维持原状态， 。 （2）当J=0、K=1时，不管触发器的原状态如何， CP作用（下降沿）后，触发器总是处于“0”状态，Qn+1 =0 。 （3） 当J=1，K=0时，不管触发器原状态如何，CP作用后，触发器总是处于“1”状 态，Qn+1 =1。
1、 74LS112 双J—K触发器
1片
四、预习要求
1、预习JK触发器的工作原百度文库，逻辑功能。 2、根据工作原理，预先填写JK触发器真值表。待实验时与 实际结果比较
3、查阅74LS112集成电路型号命名规则及管脚确认方法， 如图是74LS112的芯片实物图，该芯片是双JK负边沿触发器。 管脚排列图和功能测电路如下左图所示， （如下图a所示）。 将实验电路图中集成电路的管脚号都标在电路图上，即为实验 接线图（如下图b所示）。
五、实验内容及步骤
1.负边沿JK触发器功能测试
J、K接逻辑开关，CP接单次脉冲，按右 表进行其功能测试。观察并记录输出 结果。
实验十一JK D触发器实验
STE-3A 数字电路实验—11
实验十一 JK、D触发器实验
一．实验目的
1. 掌握JK、D触发器的逻辑功能。
2. 熟悉TTL JK、D触发器功能的测试方法。
二．电路原理简述
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
主从JK触发器的逻辑图和符号如图11-1所示，它由两级RS触发器组成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不确定状态。在两级时钟输入端之间接一个非门，其作用是使主、从触发器的时钟脉冲极性相反。CP为时钟脉冲输入端，J、K为控制输入端。主触发器有两个S端，一个接从触发器Q，一个就是J输入端，两个S端是“与”关系，这个与门的输出就是前级同步RS触发器的S1输入端，R端也有两个，一个接从触发器Q，一个就是K输入,两个R端也是“与”关系，它的输出就是前级同步RS 触发器的R1输入端，即S1＝JQ，R1＝KQ。在从触发器中，也可引出其异步输入端S D和R D（图11-1中未画出）。主从JK触发器的真值表如表11-1所示。
（a）逻辑图（b）逻辑符号
图11-1
表11-1
D触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，触发器的状态只取决于时针到来前D端的状态。D触发器应用很广，可用做数字信号的寄存，移位寄
存，分频和波形发生器等，其逻辑符号如图11-2：
图11-2
三．实验设备
名称数量型号
1．适配器1只SD128
第18讲JK触发器,计数器
5
6 7 8 9
0 1 0 1
0 0 1 1 1 1 0 0 1 1 0 0 0 1 0 1
15 1 1 1 1
异步十进制加法计数器设计
(用下降沿触发的维—阻型J-K触发器)
Q
Q
在CP 时,根据JK状态Q变化
J K Qn+1
R J
S CP
K
0 0
Qn
0 1
1 0 1 1
0
1 Qn
CP Q3 Q2 Q1 Q0 0 1 0 0 0 0 0 0 0 1
4
2Q
用CP下降沿触发的J-K触发器构成2分频器
当JK=11时，在CP下降沿翻转
Q
R Q
CP
S CP K
J
Q
0
1
Q CP
2. 主从型J-K触发器 符号
Q Q
CP
在CP上升沿时,接收J、K
信息,Q不变化
在CP下降沿时,根据接收
R J S
到的J、K信息，Q变化
J K Qn+1 Qn 0 1
CP
K
0 0 1
0 0 1 1 1 0 1 1 0 0 1 0
(4) Q3的翻转:
Q2Q1Q0=111时,再来一个CP,Q3翻转一次
同步二进制加法计数器设计 用维—阻型J-K触发器 Q3
Q R J Q S K
第四模块：触发器
第四模块：触发器
一、本模块学习目标
1、理解基本R、S触发器的功能、描述方法、电路结构与工作特点；
2、熟悉同步R、S触发器、D触发器的特点及电路结构；
3、掌握主从R、S触发器、主从J、K触发器的特点；掌握边沿触发器的特点及抗干扰能力强的原因；
4、熟练掌握主从J、K触发器、各类边沿触发器的功能描述方法及电路结构与逻辑功能间的关系；
5、熟练掌握常用RS、JK、D、T触发器集成芯片的使用。
二、本模块重难点内容
1、触发器逻辑功能的分类和逻辑功能的描述方法（特性表、特性方程和图形符号）
2、触发器的不同结构及各自的动作特点。
3、触发器的电路结构类型和逻辑功能类型之间的关系。
三、本模块问题释疑
1、什么是清零、预置？
答：清零是将各数据输出端的状态全为0；预置是使数据输出端输出预定的状态。
什么是直接预置和直接清零？
答：预置和清零与CP无关，这种方式称为直接预置和直接清零。
2.预置端和清零端的作用？
答：预置端加低电平，清零端加高电平时，触发器置1，反之触发器置0，正常工作时，预置端和清零端必须都加高电平。
3.什么是触发器？
答：触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。是构成时序逻辑电路的基本部件。
4.触发器有哪些特点？
答：触发器的特点如下：
1)它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置
成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。5.a.按电路结构触发器可分为哪几类？
解：触发器的电路结构分为基本RS触发器、同步触发器，主从触发器和边沿触发器。
jk触发器设计十一进制计数器
jk触发器设计十一进制计数器
要设计一个十一进制计数器，需要用到JK 触发器。JK 触发器有两个输入J 和K，以及两个输出Q 和Q'。它们的真值表如下：
J K Q Q'
0 0 Q Q
0 1 0 1
1 0 1 0
1 1 ~Q ~Q'
我们需要设计一个电路，当输入一个时钟脉冲时，计数器的值会加一。计数器应该能够从0 到10 循环计数。我们可以用4 个JK 触发器来实现这个计数器，每个触发器代表一个十一进制数位。
首先，我们需要确定每个触发器的J 和K 输入，以将它们设置为正确的十一进制数值。为了简化电路，我们将每个触发器设置为一个4 进制计数器，从0 到3。
下面是每个触发器的J 和K 输入，以及下一个触发器的时钟输入：
触发器1：
J = 0
K = Q2
时钟= 上升沿触发
触发器2：
J = Q1
K = 0
时钟= 触发器1 的Q' 输出触发器3：
J = 1
K = Q2
时钟= 触发器2 的Q' 输出触发器4：
J = Q3
K = Q3
时钟= 触发器3 的Q' 输出
注意，这里使用了触发器的Q' 输出作为时钟输入，这是为了使计数器在达到10 的时候能够重新从0 开始计数。当触发器4 的Q3 输出为1 时，它将导致触发器1 的K 输入为1，从而使计数器重新从0 开始计数。
下面是逻辑电路图，它显示了这个十一进制计数器的JK 触发器配置：
四、实验原理
1、双D触发器74LS74中一个触发器功能测试
测试步骤及结果如下： （8）CLR=1，PR=1，D接1kHz脉冲，CK接10kHz，测 得D端、Q端波形如下：
图5.5 D触发器 D端与Q端波形图
（9）在示波器上同时观测Q、CK的波形，观测到Q的波 形只在CK的上升沿才发生变化。
四、实验原理
① 实验名称 ② 实验目的 ③ 实验器材 ④ 实验原理 ⑤ 实验步骤 ⑥ 实验结果 ⑦ 实验体会
图 DVCC－NTZH实验平台电子技术部分
Fra Baidu bibliotek
图
UTD2102CEL数字示波器控制面板
四、实验原理
2、双JK触发器74LS73中一个触发器的功能测试
（3）使CLR=1，J=1，K=1，CK引脚端接10kHz脉冲源，用 示波器同时观察Q端和CK端的波形，并记录、分析原因。 （注：CK引脚端所接10kHz脉冲源由实验箱上函数信号 发生器模块区提供，拨动波形选择开关KHS2使输出方 波、拨动频率档级切换开关KHS1使输出频率为2KHZ～ 20KHZ，按钮AN为幅值衰减按钮；电位器W3为幅值细 调；电位器W4为频率细调。通过示波器观察由函数信号 发生器模块区波形输出插孔输出的波形获得10kHz脉冲。 另外，若使函数信号发生器模块工作，还应将实验箱上 电源模块区中的+12V及-12V通过长导线分别连接至电源 接线区中的+12V及-12V）
通信工程设计与监理《JK触发器教案》
知识点 JK触发器
一、教学目标：
能够熟练掌握JK触发器的特点真值表以及应用。
二、教学重点、难点：
JK触发器的特点和应用
三、教学过程设计：
1知识点说明
JK触发器是数字电路触发器中的一种根本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D 触发器和触发器。
2知识点内容
1〕JK触发器的电路结构图
2〕JK触发器的工作原理图
3〕JK触发器的功能描述
3知识点讲解
〔1〕〔1〕CP=0时，触发器处于一个稳态。CP为0时，G3、G4被封锁，不管J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
〔2〕CP由0变1时，触发器不翻转，为接收输入信号作准备。
〔3〕主从JK触发器是在主从RS触发器的根底上加上适当连线构成的。主从RS触发器的Q端接至R，Q—端接至S，并增加J、K输入端，就构成主从JK触发器
四、课后作业或思考题
结合?数字电子技术根底?，分别掌握JK触发，D触发器，根本RS触发器的工作原理，电路结构，功能描述及各触发器的应用。
五、本节小结
JK触发器的电路结构，工作原理及功能描述。
J-K触发器
J-K触发器
边沿JK触发器
电路结构:
采用与或非电路结构，属于下降沿触发的边沿JK触发器，如图7.6.1所示。
工作原理
1.CP=0时，触发器处于一个稳态。
CP为0时，G3、G4被封锁，不论J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。
2.CP由0变1时，触发器不翻转，为接收输入信号作准备。
设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12和G22打开，直接影响触发器的输出，另一个是G4和G3打开，再经G13和G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态（即无论J、K为何状态），都使Q仍为0。由于Q同时连接G12和G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。CP由0变1后，打开G3和G4，为接收输入信号J、K作好准备。
3.CP 由1变0时触发器翻转
设输入信号J=1、K=0，则Q3=0、Q4=1，G13和G23的输出均为0。当CP
下降沿到来时,G22的输出由1变0,则有Q=1，使G13输出为1，Q=0，触发器翻转。虽然CP变0后，G3、G4、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长（在制造工艺上予以保证）,因此Q3和Q4这一新状态的稳定是在触发器翻转之后。由此可知,该触发器在CP下降沿触发翻转，CP一旦到0电平，则将触发器封锁，处于(1)所分析的情况。
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J K触发器真值表
D触发器真值表分析:
1. D 触发器真值表
2. 考虑“清零”和“预置”后的 D 触发器真值表
3. D 触发器的布尔方程：
DT ： = D * /CLR + PR
DC ： = /D * /PR + CLR
JK触发器
1.JK 触发器真值表
2. 考虑“清零”和“预置”后的 JK 触发器真值表
3.JK 触发器的布尔方程：
JKT ： = J * /JKT + /K * JKT
JKC ： = /J * /JKC + K * JKC
RS触发器
1. RS 触发器真值表
2. 考虑“清零”和“预置”后的 RS 触发器真值表
3. RS触发器的布尔方程：
SRT：= S + /R * SRT
SRC：= R + /S * SRC
T触发器
1. T触发器真值表
2.考虑“清零”和“预置”后的T触发器真值表
3.T触发器的布尔方程：
TT：= T * /TT + /T * TT
TC：= T * /TC +/T * TC