深亚微米VLSI设计中的信号完整性研究

ACADEMIC RESEARCH 学术研究

一、前言

集成电路近几年发展越来越快，工艺尺寸从微米级别发展到纳米级别，之前的许多设计经验及方法已不能满足目前工艺尺寸的发展需求，在深亚微米工艺越来越广泛的今天，金属导线所引起的寄生效应、连线延迟，耦合电容、串扰、电压降（IR drop）等现象已经严重影响了集成电路芯片设计的正确性，使芯片的成品率严重下降，如何正确处理这些现象及问题，对于今天的集成电路设计者来说都是必须面对的问题。

二、几种典型现象

1. 互连延迟。在0.18um以前的工艺，集成电路设计一般只考虑单元延迟，而不考虑连线延迟，而进入深亚微米工艺后，金属线所带来的连线延迟已经大大超过了单元延迟，所以在设计过程中如何考虑连线延迟带来的影响已经成为主要因素。下图1和公式1代表互连线模型及电阻的计算公式。从公式我们可以看到，连线电阻与W、H成反比，与电导率和L成正比，也就是说工艺越先进，连线电阻越大，所带来的延迟也就越大。

（1）其中ρ是导线的电阻率。

图1传统互连线模型

2.串扰。串扰是指两根相邻的连线之间的电磁耦合作用所诱生出的干扰噪声。也就是说串扰现象能导致电路功能间歇性出错，问题难以定位，给最终芯片的良率带来较大影响，导致芯片失效。

串扰所带来的噪声一般可以分为两种：静态噪声和动态噪声。静态噪声是指一个信号的跳变导致临近该信号的其它信号回路产生毛刺，而该毛刺如果在电路信号网络中不断传播，将会导致电路功能错误，整个电路失效。而动态噪声则是指两个存在电容耦合的点同时发生跳变时导致受干扰点的延时产生变化，根据跳变的方向不同，对延时的影响也会不同，导致潜在的setup以及hold时序违例。如果eda工具或者后端layout实现时无法解决setup或者hold的时序为例，则整个电路需要重新设计，循环迭代，直至问题解决，给整个设计周期带来较大延迟，影响芯片面市时间。

图2 静态噪声与动态噪声的对比

图2是静态噪声与动态噪声的对比分析图，从图中可以看到，动态噪声会对受扰线产生时序影响，要么加快，要么延迟信号跳变的时间；而静态噪声则会在受扰线上产生一定幅值的毛刺，该毛刺的幅值如果大于噪声容限则会会导致电路误动作。

图3静态噪声与动态噪声对电路性能的影响图3是静态噪声与动态噪声对电路性能的影响，对串扰噪声带来的影响进行了总结。从中我们可以看出干扰线可以对受绕线产生影响，当毛刺超过信号阈值时，就会导致电平翻转，电路可能会把0错误的当做1，从而导致整个电路逻辑错误，产生功能故障。

3. 电压降(IR drop)。当集成电路工艺发展到了今天的0.18um甚至工艺更低的情况下时，金属互连线的阻抗特性表现得非常明显。正如上面章节描述的那样互连线延迟已经不能忽视，设计电路时需要考虑电源网络上的电阻、电容、电感等等因素。由于电源网络互连线的电阻、电容、电感的存在导致了电源网络上的电压波动，电压值由于存在电阻的关

深亚微米VLSI设计中的信号完整性研究

卢海涛

◆ 摘要：信号完整性在集成电路里至关重要，它代表着信号的传输质量，如果电路在信号完整性方

面处理不当，可能会给整个集成电路带来功能上的错误，导致最终流片失败。论文正是基于这方面的考

虑，对信号完整性问题及处理方法进行了详细的分析。

关键词：信号完整性；收敛；串扰；电压降；电迁移；天线效应

L R

HW

ρ

=

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系将不再是稳定不变，而会产生电源电压降（IR-drop）和地弹效应。电压降的大小将依赖整个电源网络实际等效的电阻大小，电阻越大，电压降下降越多，导致电路电压不稳，功能故障。

图4表示了芯片内部某一区域的电源分配网络。

图4芯片内部区域电源分配网络示意图

电压降在芯片中可能是局部性的，也可能是全局性的。当相邻位置的一定数量的逻辑门同时有翻转动作时，就会引起局部的电压降现象。而电源网络某一特定部分的电阻值特别高时也会导致局部的电压降现象。而当芯片某一区域内的逻辑翻转动作导致另外其他区域的电压降时，我们称之为全局现象。在芯片中不同的逻辑门单元在不同的时间进行逻辑翻转对于电压降的影响非常大，如果所有的单元都在同一时间翻转，这会带来同步开关噪声，并能引起非常大的局部或者全局的电压降。上述因素结合在一起，在电源网络里任何一点的总电压降如下：

（2）

电压降主要表现在电源网络上，此外还影响包括时钟树在内的信号线。电源网络上的电压降主要影响时序，导致建立时间和保持时间违例。这些单元的时延累积将显著影响到电路的

slack 和时钟的skew。

4.电迁移（EM）。电迁移是指金属导体通过电流时，电子的动量转移到金属正离子上，引起金属正离子的运动。严重的电迁移将使芯片中的互连线在工作过程中产生短路或者断路，从而引起电路失效，一般电迁移现象可以分为：（1）互连线上产生电迁移，导致互连线有空洞，这样增加了互连线电阻；（2）互连线上产生电迁移，导致互连线断裂形成断路，芯片功能失效；（3）在互连线中形成晶须，这些晶须可能接触到其他连线，造成短路；（4）晶须长大，穿透钝化层，产生腐蚀源。

金属线发生电迁移况如下图所示：

图5 芯片内部金属电迁移示意图

5. 天线效应。天线效应在集成电路制造过程中会带来良率及可靠性问题，尤其在深亚微米工艺更是不可避免、需要考虑的问题。一般来说，在芯片生产过程中，暴露在外的金属线或者多晶硅像一个个导体，这些导体会收集电荷并导致电位升高，电压也会越高，如果这个导体恰巧接到了MOS 管的栅极，则这个高电压将会把薄栅氧化层击穿，最终使电路功能失效，这也就是所谓的天线效应。

三、解决方法

1.互联延迟的优化措施

（1）采用新的互连材料。与传统的互连材料相比，新的互连材料具有低介电常数以及低电阻率，能够有效的降低互连寄生参数，增加互连密度和减少布线层次。

（2）可以考虑在较长导线中插入缓冲器。插入的缓冲器单元可以起到改善信号波形的作用，减少信号波形的上升、

下降时间。

2.串扰的预防

（1）平面布局规划阶段的预防策略。①在芯片floorplan 阶段，合理规划pad 布局，减少各pad 之间的互相影响，减少潜在互相干扰。② 在摆放内部mem 位置时，要保证mem 周围有足够多的连线通道，同时在后端布线阶段控制连线长度，避免较长连线出现，减少可能串扰的发生。③ 一般soc 芯片内部会大量采用不同的IP 内核，这些内核的合理摆放也对电路的最终物理实现有很大的影响，所以我们也要考虑这些IP 内核与其他逻辑模块的关系，关注IP 内核和相连模块之间的连线区域的布线资源以及相互之间连线的长度。④ 在floorplan 阶段，芯片整体合理的布局也非常关键，对避免串扰的发生也至关重要，需要有经验的工程师制定详细的方案。

（2）物理综合阶段的预防策略。① 通过设置约束收紧连线跳变时间。在物理综合阶段对芯片设置更紧的约束，使transition 跳变时间更短，我们可以想到，在跳变时间更短的窗口，来自干扰源的串扰影响时间窗口也就越少，如果跳变时间窗口太长，来自干扰源的串扰影响时间窗口也就越长，所以合理的设置跳变时间可以减少串扰的影响。② 优化过程中不要使用弱驱动能力的单元。受扰点的驱动越弱，串扰噪声对其的影响也越大。③对于普通的net 限制其最大扇出。扇出越大，受干扰的影响越强烈，需要设计者对net 的扇出也要做一定的限制。④ 对所有可能受扰点加大其驱动。⑤ 限制强驱动能力单元的摆放位置。

（3）布线阶段的预防策略。在后端布线阶段，也能通过合适的方法减少串扰的影响，这些方法简单而有效，时后端设计工程师必备的技能。① 在eda 软件中，可以选择使用串扰预防选项。② 减少相邻平行连线的长度。连线长度越长，耦合电容越大，长度与电容值成正比。所以在后端布线阶段合理减少金属连线长度可以有效减少耦合电容，耦合电容减少了，串扰也能相应减少。③ 增大平行连线相互之间的间距，

减少串扰的影响。

di

V=IR+dt L

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