信号完整性(SI)分析9~
高速电路信号完整性分析与设计九--电源完整性分析
第9章高速信号的电源完整性分析在电路设计中，设计好一个高质量的高速PCB板，应该从信号完整性(SI——Signal Integrity)和电源完整性(PI——Power Integrity )两个方面来考虑。
尽管从信号完整性上表现出来的结果较为直接，但是信号参考层的不完整会造成信号回流路径变化多端，从而引起信号质量变差，连带引起了产品的EMI性能变差。
这将直接影响最终PCB板的信号完整性。
因此研究电源完整性是非常必要和重要的。
9.1 电源完整性概述虽然电子设计的发展已经有相当长的历史，但是高速信号是近些年才开始面对的问题，随之出现的电源完整性的许多概念并不为大多数人所了解。
这里，对其中涉及到的一些基本名词做些简单的介绍。
9.1.1 电源完整性的相关概念电源完整性(Power Integrity) ：是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。
虽然电源完整性是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分的，通常把如何减少地平面的噪声也做为电源完整性的一部分讨论。
电源分配网络：电源分配网络的作用就是给系统内所有器件或芯片提供足够的电源,并满足系统对电源稳定性的要求。
同步开关噪声（Simultaneous Switch Noise，简称SSN）：是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。
同步开关噪声包括电子噪声、地弹噪声、回流噪声、断点噪声等。
它对电源完整性的影响表现为地弹和电源反弹。
地弹噪声：它是同步开关噪声对电源完整性影响的表现之一。
是指芯片上的地参考电压的跳动。
当大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。
信号完整性(SI)分析-9~10传输线与反射
反射和失真使信号质量下降。一些情况下，它们看起来 就像是振铃。引起信号电平下降的下冲可能会超过噪声容 限，造成误触发。图 8.1 示例了短传输线末端由阻抗突变 造成的反射噪声。
Voltage, V ── 电压，V
time，nsec ──时间，ns
图 8.1 在 1 in 长、阻抗可控互连线的接收端，由于阻抗不匹配和 多次反射而产生的“振铃”噪声。
第二种特殊情况是传输线的末端与返回路径相短路， 即末端阻抗为 0。反射系数为(0 - 50) /(0 + 50) = -1。 1V 入射信号到达远端时，产生-1V 反射信号向源端传播。 短路突变处测得的电压为入射电压与反射电压之和， 即 1V + -1V＝0。这是合理的，因为如果此处是严格按定义 规定的短路，短路点两侧不可能有电压差。此处电压为 0V 的原因就是它是从源端出发的正向行波和返回源端的负向 行波之和。
高速电路与系统互连设计中 信号完整性(SI)分析
(之9~10[八]：传输线与反射)
李玉山
西安电子科技大学电路CAD研究所
8.0
提示
引言
如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将
被反射，另一部分发生失真并继续传播下去，这一原理正是单一网络中多数信号完整 性问题产生的主要原因。
―――――――――――――――――――――――――――――――――
reflected ──反射
incident── 入射
measured ──测量
图 8.4 如果区域 2 是开路，则反射系数
经常说信号到达传输线的末端时，其值翻倍。从数值上这是正确的，可实
际上发生的情况并非如此。总电压即两个行波之和虽然是入射电压的两倍，但是这样 说会引起错误的直觉。最好还是把末端电压看作入射电压与反射电压之和。
信号完整性分析基础
• SI的重要性
随着高频数字电路的不断发展，SI问题变得越 来越引人注目，数字电路的频率越高，出现SI 问题的可能性就越大，对设计工程师来说，他 的挑战也就越大。
SI简介 • SI的内容
信号完整性它包含两方面的内容，一是独立信 号的质量，另一个是时序。我们在电子设计的 过程中不得不考虑两个问题：信号有没有按时 到达目的地？信号达到目的地后它的质量如何？ 所以我们做信号完整性分析的目的就是确认高 频数字传输的可靠性。
负占空比的定义及测试方法
负占空比是指信号的低电平保持时间占真个周期时间的比例
高电平保持时间的定义及测试方法
高电平保持时间是指信号从低到高跳变完成后信号持续的时间
低电平保持时间的定义及测试方法
低电平保持时间是指信号从高到低跳变完成后信号持续的时间
周期的定义及测试方法
周期是指有固定周期信号连续完成逻辑0和逻辑1跳变所需时间
SI简介 • 理想逻辑电压波形
在数字系统中，信号以逻辑‘0’或者‘1’的方 式从一个器件传输到另外一个器件，信号到底是 ‘0’还是‘1’一般来说它们都是有一个参考电 平的。在接收端的输入门里面，如果信号的电压 超过高电平参考电压Vih，则该信号被识别为高逻 辑；如果信号的电压低于低电平的参考电压Vil， 则该信号就被识别为低逻辑。我们下面这个图就 是一个理想的信号。
信号产生基本原理
晶振符号和等效电路
信号产生基本原理
谐振频率
从石英晶体谐振器的等效电路可知，它有两个谐振频率， 即（1）当L、C、R支路发生串联谐振时，它的等效阻抗 最小（等于R）。串联揩振频率用fs表示，石英晶体对于 串联揩振频率fs呈纯阻性，（2）当频率高于fs时L、C、R 支路呈感性，可与电容C。发生并联谐振，其并联频用fd 表示。根据石英晶体的等效电路，可定性画出它的抗— 频率特性曲线如上图所示。可见当频率低于串联谐振频 率fs或者频率高于并联揩振频率fd时，石英晶体呈容性。 仅在fs＜f＜fd极窄的范围内，石英晶体呈感性。
集成电路设计中的信号完整性
集成电路设计中的信号完整性集成电路（IC）设计是现代电子工程的核心。
随着技术的进步，集成电路的复杂性不断增加，这给信号完整性（SI）带来了更大的挑战。
信号完整性是指信号在传输过程中保持其完整性和正确性的能力。
在集成电路设计中，信号完整性是一个至关重要的因素，因为它直接影响到系统的性能和可靠性。
信号完整性问题的产生信号完整性问题的产生主要是由于集成电路中的传输线路特性以及电磁干扰。
传输线路的特性会导致信号在传输过程中发生失真，而电磁干扰则会引起信号的噪声。
这些失真和噪声会影响到信号的质量和性能。
传输线路特性集成电路中的传输线路主要包括导线和连接器。
这些传输线路的特性会影响信号的传输。
例如，导线的电阻会导致信号的延迟，而导线的电感会导致信号的衰减。
此外，传输线路的阻抗不匹配也会引起信号的反射和衰减。
电磁干扰电磁干扰是指外部电磁场对信号的影响。
在集成电路中，电磁干扰主要来自于电源线、信号线和其他电子元件。
电磁干扰会引起信号的噪声，从而影响信号的质量和性能。
信号完整性分析的方法为了确保信号完整性，集成电路设计人员需要进行信号完整性分析。
信号完整性分析主要包括时域分析和频域分析两种方法。
时域分析时域分析是一种基于时间的方法，用于分析信号在时间上的行为。
时域分析的主要工具是示波器和信号分析仪。
通过时域分析，设计人员可以观察信号的波形，从而确定信号是否发生了失真或噪声。
频域分析频域分析是一种基于频率的方法，用于分析信号在频率上的行为。
频域分析的主要工具是频谱分析仪。
通过频域分析，设计人员可以确定信号的频率成分，从而确定信号是否受到了电磁干扰。
信号完整性设计原则为了确保信号完整性，集成电路设计人员需要遵循一些基本的设计原则。
最小化导线长度导线长度是影响信号传输延迟和衰减的主要因素。
因此，设计人员应该尽量减少导线的长度，以降低信号传输的延迟和衰减。
匹配阻抗为了减少信号的反射和衰减，设计人员应该确保传输线路的阻抗与信号源和负载的阻抗相匹配。
时序分析--信号完整性问题（SI）（转载）
时序分析--信号完整性问题（SI）（转载）时序分析1. 共同时钟系统所谓共同时序系统就是指驱动端和接收端的同步时钟信号都是由⼀个系统时钟发⽣器提供。
图1就是⼀个典型的共同时钟系统的⽰意图，在这个例⼦中，驱动端向接收端传送数据，我们可以将整个数据传送的过程考虑为三个步骤：1. 核⼼处理器提供数据；2.在第⼀个系统时钟上升沿到达时，DRIVER将数据Dp锁存⾄Qp输出；3.Qp沿传输线传送到接收端触发器的Dc，并在第⼆个时钟上升沿到达时，将数据传送到RECEIVER内部。
⼀般来说，标准普通时钟系统的时钟信号到各个模块是同步的，即图中的Tflight clka和Tflight clkb延时相同。
通过分析不难看出，整个数据从发送到接收的过程需要经历连续的两个时钟沿，也就是说，如果要使系统能正常⼯作，就必须在⼀个时钟周期内让信号从发送端传输到接收端。
如果信号的传输延迟⼤于⼀个时钟周期，那么当接收端的第⼆个时钟沿触发时，就会造成数据的错误读取，因为正确的数据还在传输的过程中，这就是建⽴时间不⾜带来的时序问题。
⽬前普通时序系统的频率⽆法得到进⼀步提升的原因就在于此，频率越⾼，时钟周期越短，允许在传输线上的延时也就越⼩，200-300MHz已经⼏乎成为普通时序系统的频率极限。
那么，是不是传输延时保持越⼩就越好呢？当然也不是的，因为它还必须要满⾜⼀定的保持时间。
在接下来⼏节⾥，我们就建⽴和保持时间来分析⼀下时序设计需要考虑的⼀些问题以及正确的系统时序所必须满⾜的条件。
1.1 时序基本参数对于时序问题的分析，我们⾸先要清楚地理解相关的⼀些时序参数的具体含义，⽐如Tco，缓冲延时，传播延迟，最⼤/⼩飞⾏时间，建⽴时间，保持时间，建⽴时间裕量，保持时间裕量，时钟抖动，时钟偏移等等，如果对这些参数的概念理解不深刻，就很容易造成时序设计上的失误。
⾸先要阐明的是Tco和缓冲延时（buffer delay）的区别。
从定义上来说，Tco是指时钟触发开始到有效数据输出的器件内部所有延时的总和；⽽缓冲延时是指信号经过缓冲器达到有效的电压输出所需要的时间。
信号完整性分析基础
周期均方根值的定义及测试方法
周期均方根值是指整个捕获波形上指定一个周期内所有点幅度 的均方根值，其单位为V或者mV；
最大值的定义及测试方法
最大值是指所捕获波形里面振幅最大点所处位置的电压值， 单位为V或者mV；
最小值的定义及测试方法
SI简介 • 理想逻辑电压波形
SI简介 • 接收端的实际波形
SI简介
• 数据采样及时序例子
数据越是复杂，里面就包含很多的二进制码，这些 二进制码将组成一连串的波形，而不是简单的一个 方波。接收端的器件就需要采样这些波形以便获取 相关的二进制信息。数字采样的过程通常是通过时 钟信号的上升沿或者下降沿来触发的，我们下面这 个图就是个简单的例子。
SI简介
• 理想逻辑电压波形
在数字系统中，信号以逻辑‘0’或者‘1’的方 式从一个器件传输到另外一个器件，信号到底是 ‘0’还是‘1’一般来说它们都是有一个参考电 平的。在接收端的输入门里面，如果信号的电压 超过高电平参考电压Vih，则该信号被识别为高逻 辑；如果信号的电压低于低电平的参考电压Vil， 则该信号就被识别为低逻辑。我们下面这个图就 是一个理想的信号。
SI 简介 • 数据采样及时序例子
SI简介 • 数据采样及时序例子
从这个图里面我们可以清楚地看到数据必须准 时到达逻辑门而且在接收端期间开始锁存前必 须确定它们的逻辑状态。任何数据的延迟或者 失真都会导致数据传输的失败。失败有两种可 能：一个是因为接收端根本就无法识别数据； 另一个是接收端虽然识别了数据，但数据因 为失真而导致错误。
时间参数的定义及测试方法
• 时间参数包括：上升时间，下降时间，正 占空比，负占空比，高电平宽度，低电平宽 度，周期，频率，延迟
什么是信号完整性
信号完整性（Signal Integrity）：就是指电路系统中信号的质量，如果在要求的时间内，信号能不失真地从源端传送到接收端，我们就称该信号是完整的。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。
主要的信号完整性问题包括反射、振荡、地弹、串扰等。
信号完整性的一些基本概念传输线（Transmission Line）：由两个具有一定长度的导体组成回路的连接线,我们称之为传输线,有时也被称为延迟线。
集总电路（Lumped circuit）：在一般的电路分析中,电路的所有参数,如阻抗、容抗、感抗都集中于空间的各个点上,各个元件上,各点之间的信号是瞬间传递的,这种理想化的电路模型称为集总电路。
分布式系统(Distributed System)：实际的电路情况是各种参数分布于电路所在空间的各处,当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯,整个信号通道是带有电阻、电容、电感的复杂网络,这就是一个典型的分布参数系统。
上升/下降时间（Rise/Fall Time）：信号从低电平跳变为高电平所需要的时间,通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间,记为Tr。
截止频率（Knee Frequency）：这是表征数字电路中集中了大部分能量的频率范围（0.5/Tr）,记为Fknee,一般认为超过这个频率的能量对数字信号的传输没有任何影响。
特征阻抗（Characteristic Impedance）：交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗,也称为浪涌阻抗,记为Z0。
可以通过传输线上输入电压对输入电流的比率值(V/I)来表示。
传输延迟（Propagation delay）：指信号在传输线上的传播延时,与线长和信号传播速度有关,记为tPD。
微带线（Micro-Strip）：指只有一边存在参考平面的传输线。
信号完整性问题概述 信号完整性问题概述
查看文章信号完整性分析2009-06-08 10:32信号完整性问题概述信号完整性（Signal Integrity ，简称SI ）是指信号在电路中以正确对信号线上信号质量的描述。
如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC ，反之，当信号不能正常响应时，就出现了信号完整性问题。
信号完整性问题主要表现为5个方面：延迟、反射、串扰、同步切换mass_ping的空间延迟——延迟是指信号在PCB板的导线上以有限的速度传输，信号从在一个传输延迟。
信号的延迟会对系统的时序产生影响，在高速数字系的长度和导线周围介质的介电常数。
反射——当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与收端后有一部分能量将沿着传输线反射回去，使信号波形发生畸变，如果在传输线上来回反射，就会产生振铃和环绕振荡。
串扰——由于PCB板上的任何两个器件或导线之间都存在互容(mutua 件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其度取决于器件及导线的几何尺寸和相互距离。
同步切换噪声——当PCB板上的众多数字信号同步进行切换时(如CPU 于电源线和地线上存在阻抗，会产生同步切换噪声，在地线上还会出和地弹的强度也取决于集成电路的IO特性、PCB板电源层和地平面层布局和布线方式。
电磁兼容性——同其它的电子设备一样，PCB也有电磁兼容性问题布线方式有关。
为什么要做信号完整性分析过去，在系统时钟低于50MHz的电路板设计中，信号完整性(SI)问题修改就可消除SI问题或将其影响降至最低。
但是随着集成电路输出开关信号完整性已经成为高速数字PCB设计必须关心的问题之一。
元器件和上的布局、高速信号的布线等因素，都会引起信号完整性问题，导致系作。
越来越多的设计工程师发现SI问题的成因不仅仅是高速设计。
真正的而是驱动器上升和下降时间的缩短。
随着工艺技术的进步及IC制造商们所生产的标准元件具有更小的裸片尺寸和越来越快的边缘速率。
信号完整性的分析报告
信号完整性的分析报告关于信号完整性的分析报告篇一：信号完整性分析--信号反射信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。
对于信号来说，它不会区分到底是什么，信号所感受到的只有阻抗。
如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生变化，不论是什么引起的（可能是中途遇到的电阻，电容，电感，过孔，PCB转角，接插件），信号都会发生反射。
那么有多少被反射回传输线的起点？衡量信号反射量的重要指标是反射系数，表示反射电压和原传输信号电压的比值。
反射系数定义为：ρ= Z2Z1。
其中：Z1为变化前的阻 Z2Z1抗，Z2为变化后的阻抗。
假设PCB线条的特性阻抗为50欧姆，传输过程中遇到一个100欧姆的贴片电阻，暂时不考虑寄生电容电感的影响，把电阻看成理想的纯电阻，那么反射系数为：ρ=100501，信号有1/3被反射回源端。
如果传输信号的电压是3.3V电压，100503 反射电压就是1.1V。
纯电阻性负载的反射是研究反射现象的基础，阻性负载的变化无非是以下四种情况：阻抗增加有限值、减小有限值、开路（阻抗变为无穷大）、短路（阻抗突然变为0）。
阻抗增加有限值：反射电压上面的例子已经计算过了。
这时，信号反射点处就会有两个电压成分，一部分是从源端传来的3.3V电压，另一部分是在反射电压1.1V，那么反射点处的电压为二者之和，即4.4V。
阻抗减小有限值：仍按上面的例子，PCB线条的特性阻抗为50欧姆，如果遇到的电阻是30欧姆，则反射系数为ρ=3050=-0.25，反射电压为3.3*（-0.25）V= -0.825V。
此时反射点电压为3.3V+3050（-0.825V）=2.475V。
开路：开路相当于阻抗无穷大，反射系数按公式计算为1。
即反射电压3.3V。
反射点处电压为6.6V。
可见，在这种极端情况下，反射点处电压翻倍了。
短路：短路时阻抗为0，电压一定为0。
Altium Designer中进行信号完整性分析报告
在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象；在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败；在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。
业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展……信号完整性（Signal Integrity，简称SI）问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线阻抗不匹配产生的问题。
而影响阻抗匹配的因素包括信号源的架构、输出阻抗(output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴(topology)架构等。
解决的方式可以采用端接(termination)与调整走线拓朴的策略。
信号完整性问题通常不是由某个单一因素导致的，而是板级设计中多种因素共同作用的结果。
信号完整性问题主要表现形式包括信号反射、信号振铃、地弹、串扰等；1，Altium Designer信号完整性分析（机理、模型、功能）在Altium Designer设计环境下，您既可以在原理图又可以在PCB编辑器内实现信号完整性分析，并且能以波形的方式在图形界面下给出反射和串扰的分析结果。
Altium Designer的信号完整性分析采用IC器件的IBIS模型，通过对版图内信号线路的阻抗计算，得到信号响应和失真等仿真数据来检查设计信号的可靠性。
Altium Designer的信号完整性分析工具可以支持包括差分对信号在内的高速电路信号完整性分析功能。
Altium Designer仿真参数通过一个简单直观的对话框进行配置，通过使用集成的波形观察仪，实现图形显示仿真结果，而且波形观察仪可以同时显示多个仿真数据图像。
第9章-信号完整性分析
清华大学出版社
2019/4/8
9.4.1 信号完整性规则设置
•在PCB编辑环境下进行信号完整性规则的设置 在PCB编辑环境下，执行菜单命令【设计】／【规则】， 弹出【PCB规则和约束编辑器】对话框，并从该对话框中打 开【Signal Intergity】选项，如图9-13所示。在该【 Signal Intergity】选项中用户可以选择设置信号完整分 析所需要的规则。
图9-13 【PCB规则和约束编辑器】对话框
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在系统默认状态下，信号完整性分析规则没有定义。 当需要进行信号完整性分析时，可以将光标移到【 Signal Intergity】选项中的某一项上，单击鼠标右键 ，弹出快捷菜单，如图9-14所示，选中【新建规则】命 令，即可建立一个新的分析规则。然后双击建立的分析 规则，即可进入规则设计对话框。
本实例要求对“C:\Program Files Altium2004\Examples\Reference Design\4 Port Serial Interface\4 Port SerialInterface.PPJPCB” 添加信号完整性模型。
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9.4 信号完整性分析设定
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9.2 信号完整性分析注意事项
为了得到精确的分析结果，在进行信号完整性分析 前，需要注意以下几点: 设计文件 集成电路 电源网络 设定激励源 层堆栈设置正确 每个元器件的信号完整性模型必须正确。
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2019/4/8
第9章 信号完整性分析
9.1
9.2
硬件信号质量SI测试规范
硬件信号质量SI测试规范初识SI测试SI信号完整性（Signal Integrity）测试是在设计过程中使用的方法，用于测量信号在电路板或器件上的运行状况。
硬件信号质量SI测试是关于硬件电路的信号质量、时钟频率等性能指标的测试。
直观来说，SI测试是用来测试硬件信号的质量好坏，它可以检验硬件产品在复杂环境下所产生的电磁干扰、衰减、相位偏移等信号问题。
SI测试可以应用于多类硬件设备，包括计算机服务器、路由器、交换机、移动终端设备、自动驾驶汽车和其他高速信号传输的硬件设备。
SI测试内容SI测试的内容可以包括以下方面：信号完整性测量通过SI测试，可以测量信号的质量，例如电压、阻抗、反射系数、传输延迟、噪声等因素。
协议分析在不同的硬件设备中，采用的协议类型不同，例如高速串口协议（USB、SATA、PCIe）协议、以太网协议等。
通过协议分析，可以更好地评估硬件设备的通信质量。
EMI/EMC测试电磁干扰（EMI）测试和电磁兼容性（EMC）测试，是一些硬件设备必须通过的测试，通过这个测试可以评估设备的电磁性能，例如电磁干扰抗性、放射性等。
SI测试过程SI测试包含以下步骤：硬件设计要求和规格说明在进行硬件设计时，其中最重要的一个环节就是设计要求和规格说明。
这个环节主要是考虑设计需求和目标，例如每个信号的最大传输速率、延迟、阻抗控制等。
SI测试建模建立数学模型，以预测电路板或器件中的信号完整性。
在这个过程中，包括建立传输线模型、建立布局模型、计算电磁丢失和干扰等。
硬件SI测试硬件SI测试是采用测试仪器进行的。
测试仪器需要支持各种测量方法和协议类型。
常用的测试方法有：同步时钟测试同步时钟测试一般用于高速传输的硬件设备，例如PCIe、DDR、PCI、SDRAM等。
测试流程要求如下：1.选择测试仪器和信号源。
2.设置测试参数，例如时钟频率、电平、电流和电压等。
3.通过测试仪器读取信号。
4.评估结果并记录数据。
非同步时钟测试非同步时钟测试一般用于串行通信硬件设备，例如以太网、USB、PCIe等。
信号完整性分析 ppt课件
波形外观变差，出现了非正常形状的变形，称为信号完整性
被破坏。信号完整性问题是物理互连在高速情况下的直接结
果。
信号完整性强调信号在电路中产生正确响应的能力。
7
广义信号完整性(SI)泛指由各种信号、数据、电源 互连线引起的所有电压、电流不正常现象，包括： 噪声、干扰、时序抖动、数据传输等。
当频率大于1GHz时，介质损耗的增长与频率成正 比，而导线损耗与频率的平方根成正比(注意此处的自 变量为频率)。
FR4的介质损耗危害程度示例：当传输10inch后，上
升边将增加到100ps。
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图0-10 由于有损线造成的上升边退化
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信号完整性分析
• 经验法则； • 解析近似； • 数值仿真 (有场和路两种途径)； • 实际测量。
狭义的信号完整性，是指信号电压(电流)波形的形 状及质量,主要包括反射和串扰。物理互连将其上面 的信号波形变差(退化)，出现了非正常形变，称为信 号完整性被破坏。噪声可以转化为抖动，见DSI2.65式。
信号完整性退化是物理互连设计不当又工作在高 速环境下的直接后果。
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0.2 互连的范畴
所有电子产品都可以解释为元器件及其互连。说到底，都可以 看作是靠不同层次下互连“编织”成的作品。
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同层屏蔽线
Gnd
VDD
屏蔽层
Gnd
衬底层(Gnd) 图0-12 芯片内对抗线间串扰的屏蔽措施剖面说明
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图0-13 为了减小电感，实际PCB去耦电容过孔的安装情况
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VDD
板线
键合线 芯片内核