基于全定制方法的DSP Subc指令的设计与实现

《VLSI设计》全定制设计实验报告Subc的全定制设计姓名：殷富有学号：GS12062448国防科技大学计算机学院2013年6月3日1.功能与结构设计1.1、SUBC的功能Description:subtract src2 from src1.If result is greater than or equal to zero,left shift result and add 1 to it.Place the result in dst.This step is commonly used in division.Execution:if(cond){if(src1-src2 >= 0)((src1-src2)<<1)+1 →dstelse src1<<1 →dst}else nopExample:图1.0 subc指令运算实例1.2、总体设计结构图1.1 subc结构图图1.2 Frame of Top of SubcSUBC 指令的实现需要用到加法器和数据选择器，通过两个操作数相加得到的最高位判断选择哪个数据，若(src1-src2)的最高位为0，则选(src1-src2)的低31位连接到dst[31:1], (src1-src2)的最高位取反连接到dst[0]；否则，选src1的低31位连接到dst[31:1], (src1-src2)的最高位取反连接到dst[0]，这样可以巧妙的隐含了移位、加1操作。

当cond 为1时执行操作，否则，执行空操作。

2. 电路图设计 2.1、32加法器设计 2.1.1、加法器设计原理设一个n 位的加法器的第i 位输入为a i 、b i 、c i ，输出s i 和c i+1，其中c i 是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c 0是整个加法器的进位输入，而c n 是整个加法器的进位输出。

则s i = a i ⊕b i ⊕c i 式(2-1)c i+1 = a i · b i + c i ·（a i ⊕b i ） 式（2-2）令：g i = a i · b i 式(2-3)p i = a i ⊕b i 式(2-4) 则：c i+1 = g i + c i ·p i 式(2-5) 只要a i · b i =1，就会产生向i+1位的进位，称g 为进位产生函数；同样，只要a i ⊕b i =1，就会把c i 传递到i+1位，所以称p 为进位传递函数。

把式(3-5)展开得到：c i+1 = g i + p i g i-1+ p i p i-1 g i-2+…+ p i p i-1… p 1g 0+ p i p i-1… p 0c 0式(2-6)随着位数的增加式(3-6)会加长，但总是保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。

一旦进位(c 1- c n-1)算出以后，和也就可由式(3-1)得出。

由于初次画版图，为了使版图结构相对简单一点，本设计采用的串行进位加法器。

2.1.2 32位加法器结构图2.0 32位加法器结构图(1)1Bits 加法器原理图图2.1 1位加法器原理图(2)4bits 加法器原理图图2.2 4位加法器原理图(3)32bits 加法器原理图图2.3 32位加法器原理图2.2、选择器电路2.2.1选择器设计原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

它的作用相当于多个输入的单刀多掷开关，其示意图如下：图2.4 n位通道选择信号2.2.2选择器原理图(1)1bit 二选一选择器图2.5 1bit二选一数据选择器(2)32bits 二选一选择器图2.6 32bits二选一数据选择器2.2.3基本门电路(1)2输入或门原理图图2.7 or2原理图(2)2输入异或门原理图图2.8 xor原理图(3)2输入与门原理图图2.9 and2原理图(4)反相器原理图图2.10 inv原理图3. 功能验证3.1、验证流程图3.1 验证流程3.2、功能模型提取的流程验证模型一般有两种方法：第一个是从schematic导出CDL网表，建立一个verilog模型，用nanosim做对比验证；第二个是直接从schematic导出verilog级代码，然后编写testbench用Nc_verilog对.v 文件进行验证，本实验采用第二种方法。

下面以inv的.v文件为例介绍提取文件的流程：(a)打开schematic选择tool下的simulation如下图图3.2 文件提取-step1(b)选中NC-Verilog弹出下图窗口图3.3 文件提取-step2先后按图标和后在右上角显示网表提取成功。

(c)然后在终端切换到sch目录下ls查看多了inv_run1文件，运行命令move.sh inv再ls查看sch下多了inv.v文件，至此.v文件提取成功。

图3.4 inv.v文件提取-step33.3、功能验证3.3.1 inv验证a信号是输入，z信号是输出，从波形结果对比符合设计要求。

图3.5 inv验证波形图3.3.2 and2验证a、b是信号输入，z是信号输出，结果符合要求。

图3.6 and2验证波形图3.3.3 or2验证a、b是信号输入，z是信号输出，结果符合要求。

图3.7 and2验证波形图3.3.4 xor2验证A、B是输入信号，Y是输出信号，结果符合要求。

图3.8 xor2验证波形图3.3.5 add1加法器验证A0、B0、C0是输入信号，S0、c1是输出信号，结果符合设计要求。

图3.9 一位加法器验证波形图3.3.6 add4加法器验证图3.10 四位加法器验证波形图3.3.7 add32加法器验证图3.11 32位加法器验证波形图3.3.8 32位数据选择器验证A、B、SEL为输入信号，Y为输出信号，SEL为0时选择A信号，SEL为1时选择B信号，结果符合设计要求。

图3.12 32位mux验证波形图3.3.9 最终SUBC指令验证src1和src2输入的两个操作数，dst是输出信号，dat是测试激励做黄金对比的数据，dat和dst输出的结果相同，cond为1时正常输出结果，否则，空操作，从波形图观察证明设计是正确的。

图3.13 subc指令验证波形图4. 时序分析与电路优化4.1、时序分析流程方法一：(a)、导出subc的CDL网表图4.1 导出subc的cdl网表图4.2 成功导出subc的cdl网表因为原理图是由标准单元版图反相设计的，导出的CDL网表与版图Mos管的名称和尺寸不一样，要注意修改使其相一致。

(b)编写相应.sp文件，用Hspice仿真，调整管子参数方法二：(a)先用前面验证过程编写的激励添加如下语句initial begin$dumpfile("subc.vcd");$dumpvars;end在NC-verilog中运行，产生subc.vcd文件；(b)利用前面所做实验的方法生成subc.vec文件；(c)修改好相关配置文件，在nanosim环境下运行run_nanosim生成subc.fsdb文件；(d)在终端运行cscope，打开cscope波形查看工具，分别添加subc.vcd和subc.fsdb文件，对比波形，做时延分析等；本实验采用方法二，做时序分析。

4.2、电路优化设计在保证功能正确的基础上，电路越简单、实现的面积越小、速度越快越好。

5. 版图设计与验证5.1、laker使用简介(1)、首先创建一个layout文件夹，切换到layout，执行命令new_laker初始化laker，执行laker命令打开laker开发环境的管理界面，如图5.1。

[vlsi@vlsi DSP_SUBC]$ mkdir layout[vlsi@vlsi DSP_SUBC]$ lslayout sch simulation[vlsi@vlsi DSP_SUBC]$ cd layout[vlsi@vlsi layout]$ new_laker[vlsi@vlsi layout]$ lscal013.drc cal013.lvs her013.drc Laker laker.rc Laker.tf[vlsi@vlsi layout]$ laker图5.1 laker管理界面(2)、再流入一个标准单元库std_cell_tiny_013(在laker的安装目录下)，在laker管理界面点击file菜单→ import → stream之后弹出import stream在input file name中添加std_cell_tiny_013.gds，library name中添加库名，在ASCII file 中添加初始化layout文件下的laker.tf文件，其他默认，具体操作过程如图5.2所示。

图5.2 导入标准单元库过程然后，点击图5.1中的图标弹出图5.3，之后的设计就可以调用标准单元库的元件。

图5.3 标准单元库(3)、创建一个库，点击图5.1中的工具栏library再点击new之后弹出图5.4，输入新建的库名subc，在ASCII file下添加layout目录下的laker.tf文件，新建的库存放到layout下的laker文件夹下，在图5.3中可以看到增加了一个库subc。

图5.4创建library5.2、版图设计过程Subc版图设计，采用从低至上的层次化设计方法，首先画将要使用的反相器、或门、与门和异或门。

然后有这些画好的基本门构成一个1位add → 4位add → 16位add → 32位add；再构成1位选择器→ 32位选择器；最后构成Subc版图。

(1)、inv版图及drc和lvs检查，图5.5是画好的反相器版图，再对inv做drc检查，在laker图形界面点击verify下calibre下的Run DRC弹出图5.6，在rules中添加layout文件夹下的cal013.drc文件，其他选项默认，点击run_DRC弹出图5.7，在图5.7左边一竖栏显示绿色则满足drc设计要求，其他版图设计的drc检查均参考inv。

图5.5 inv版图图5.6 drc检查设置图5.7 drc检查结果报告再对inv做lvs检查，在laker图形界面点击verify下calibre 下的Run LVS弹出图 5.8，在rules中添加layout文件夹下的cal013.lvs文件，在inputs中添加生成的inv.cdl文件，点击run_lvs弹出图5.9，在图5.9显示笑脸则满足lvs设计要求，其他版图设计的lvs检查均参考inv。