SpaceWire总线接口技术的研究

SpaceWire总线接口技术的研究电气工程及自动化学院：鲁文帅指导教师：俞洋摘要：SpaceWire是一种应对复杂航天任务而新提出的高速星载数据总线。

本文根据最新版规范ECSS-E-ST-50-12C，分析了SpaceWire节点接口的功能需求，基于FPGA单芯片设计了SpaceWire节点接口，实现了从物理层到数据包层协议。

文中利用了多时钟域的设计思想，并对收发状态机、DS解码算法予以改进，对校验功能以及时间码模块的实现给予详细说明。

在硬件逻辑设计的基础上，本文还利用LabWindow/CVI设计了满足SpaceWire应用层协议的驱动程序和软面板。

最后搭建以PC机为中心的自动测试系统作为物理验证平台，测试结果表明设计的节点接口单向最高数据传输率达100Mbps，满足设计要求。

关键词：SpaceWire；FPGA；CVI；验证平台Abstract：The SpaceWire is a high-speed bus used on spacecraft, which is designed for complicated missions in space projects.According to the latest standard ECSS-E-ST-50-12C, the paperanalyzes the requirement for a SpaceWire node, then presents adesign of SpaceWire node interface based on single FPGA chip.A concept of muti-clock domain is used. The FSM (Finite StateMachine) of Receiver and Transmitter is improved, so as to thearithmetic of DS decoding. The implementation of parity checkfunction and the Time-Code module is also illuminated. Basedon the hardware design above, Lab Windows/CVI is also usedto design the soft-panel and the driver for SpaceWire node, forthe basic needs of the application layer. Finally, a PC-centricautomated test system is set up as a platform for physicalverification. Experiments show that the data transfer rate is upto 100Mbps in each direction, which meet the needs of thedesign.Key words：SpaceWire, FPGA, CVI, verification environment1引言近年来，星载计算机系统已进入了崭新的时代，用于连接分布式电子设备的星载数据总线愈发重要。

随着各国科研组织不断尝试越来越复杂的航天科学任务，对于星载数据总线的性能需求也不断提升。

高速、可扩展、低功耗、低成本、兼容性好、便于集成和复用等，是其发展的必然趋势。

Spacewire是欧空局最早于2003年为满足上述需求提出的一种高速、点对点、全双工、网络型串行总线，2008年7月发布了最新版本ECSS-E-ST-50-12C[1]。

SpaceWire通用性好，兼容高层协议，拓扑结构灵活；采用LVDS技术，具有很好的EMC特性；特别是在错误检测、异常处理、故障保护与恢复、系统时间发布等方面有很强的支持。

上述优点使得它在众多的空间总线中脱颖而出，受到国内外越来越多的科研组织关注，并开始或将要为多个航天任务服务。

Spacewire规范包括物理层、信号层、字符层、交换层、数据包层、网络层、应用层共7层协议，从链路、节点、路由、网络等方面给出了详细的技术说明。

其中，作为系统的功能单元，节点可以是传感器、处理器、存储器、遥测子系统、电地支持设备等。

当前对于SpaceWire的基础开发主要包括三个方面：节点控制器、路由器、链路分析仪。

本文主要研究作为网络终端的SpaceWire节点单元。

2接口逻辑设计2.1 需求分析与总体设计作为SpaceWire系统的节点，在功能和对协议实现方面应具备如下基本指标：●信号层采用LVDS技术；●能够发送和接收字符层的所有种类字符；●按交换层规定的上电顺序初始化链路，初始化数据传输率10Mbps，NULL握手后进入连接状态，FCT握手后进入运行状态；●带有发送和接收FIFO，字节深度56以上；●能检测断开、奇校验、转义、信用错误，进行正确的故障处理，并恢复连接；带有主机接口，可读写常规字符及时间码，并可访问各配置、控制、状态寄存器。

为了提高链路性能，还需实现发送波特率可配置、系统时基指令发布、通信存储器接口扩展、即插即用(Plug and Play, PnP)[2]等功能。

本文采用分层设计方法。

最底层为各个功能模块；其上为包含节点全部功能的单通道节点IP，带有通用性很强的HCI主机接口，它不关注主机系统采用何种总线和处理器，可独立作为SpaceWire节点接口IP核引用；顶层在节点IP基础上设计实现了带有LVDS信号层的双通道SpaceWire接口逻辑，为测试和使用方便，顶层还设计了基于CPCI总线的主机接口，封装在HCI接口外部。

这三个层次的配合，完整实现了对于SpaceWire终端节点（而非路由器）的物理层至应用层协议。

该分层思想如图2-1所示，整个系统的原理框图如图2-2所示。

图2-1 节点接口的分层设计思想图2-2 节点接口的总体框图在图2-2中，实例化两个节点IP作为双通道，每条链路的收发引脚均配置为LVDS模式。

每个节点IP包含如下子模块：主机控制接口（HCI）、发送器（带有Credit- Counter模块）、接收器（带有OutstandingCounter模块）、接口主状态机（FSM）、接收FIFO、发送FIFO、时间码模块。

两通道共用一个pll时钟单元。

主机系统通过PCI总线接口对节点各寄存器进行读写，实现链路状态的监测控制与数据传输。

整个片上系统共包含5个时钟源：基准时钟CLK_BASE，用作850ns、6.4us、12.8us超时定时器的计数基准；经pll倍频得到的高速全局时钟gclk，用于协调整个芯片各模块同步工作，即在每个gclk 上升沿判断其他时钟的电平状态，再执行相应动作，为防止因脉宽问题重复触发同一个动作，也可以用gclk锁住其他时钟的跳沿再进行逻辑判断；内部逻辑分频得到的发送器时钟tclk，以实现发送波特率可配置；DS解码得到的接收器时钟rclk，用以对D_in信号进行采样得到有效数据；HCI的同步时钟LCLK。

不同时钟域之间的数据交换采用读写时钟独立的异步FIFO实现。

发送FIFO的读时钟为tclk，写时钟为LCLK；接收FIFO的写时钟为rclk，读时钟为LCLK。

2.2 DS解码算法的改进SpaceWire的传输时钟是包含在Data和Strobe中的，在接收端通过对DS信号解码得到恢复时钟及有效的Data串行数据。

协议和文献[3]中给出的解码算法是对DS信号作简单的异或得到恢复时钟（周期为D或S信号的两倍），再利用此恢复时钟的上升沿和下降沿分别对Data信号进行采样，得到接收的串行数据。

但由于SpaceWire传输率较高，而信号走线延时和信号衰减在高频下难以控制，加上链路的噪声等，接收器要从抖动的DS信号中恢复出时钟，再用不稳定的时钟对抖动的Data信号采样，得到的采样数据难以保证正确性，导致接收到错误的数据。

本设计中对解码算法提出改进。

由于编码算法是：每当Data信号保持连续两位不变时，Strobe信号变化。

这意味着对于每个比特时间，D或S信号一定会有一个发生跳变。

采用高速全局时钟gclk分别对D、S信号采样锁存，判断各自的前后两位变化情况，再做逻辑或，得到与gclk同步的rclk（周期与D信号相同），用rclk对D信号采样，得到可靠正确的串行数据。

但必须保证全局时钟gclk的频率至少为接收端最高数据波特率的2倍，才能确保高速数据传输的准确性。

2.3 收、发状态机的改进节点的整体工作流程由主状态机模块分配，各状态定义及转换条件在规范的交换层协议中都有明确规定，不宜改动。

而对于节点的发送器和接收器这两个重要子模块而言，也应有各自的状态机，以简化设计，使得结构清晰，也方便调试。

尽管协议中对这两个状态机有部分说明，但设计过于简单，且仅仅是对应上电过程而言，所以如何根据实际应用需要灵活改进收、发状态机，是提高节点性能的关键因素。

对于发送器，协议中给出四个状态：复位、发送NULL、发送FCT 或NULL、发送所有字符。

事实上，发送每种字符都要产生一系列控制信号并做相应的处理，所以应各自单独定义一个状态，如图2-3所示。

图2-3 发送器状态机图2-4 接收器状态机除RESET外，其他状态均可相互转换，并且都可以直接回到RESET。

在每种状态中，产生相应的发送控制脉冲，使得并串转化寄存器tbuf中生成相应的并行字符，驱动DS编码输出。

要注意的是，尽管不同字符存在发送优先级的高低，但字符的完整性必须得到保证，即在当前字符发送完毕以前，不允许其他字符打断。

因此引入一个发送位计数器tbit_cnt，根据当前发送的字符种类记至不同的满度值。

只有tbit_cnt计满后，状态才可以跳转。

协议对于接收器也给出了四个状态：复位、使能、收到第一个比特、收到NULL。

与发送器的改进思路类似，本设计中接收器也带有接收位计数器rbit_cnt，同时在接收器内的前端设计了字符辨识模块，与rbit_cnt相配合：辨识结果按位更新，位计数器按辨识结果根据不同字符的长度计满清零。

这就大大简化了状态机的设计。

如图2-4所示，接收器只需设置三个状态，即复位、搜索字符（HUNTING）、核对结果（CHECK）。

2.4 DS解码算法的改进SpaceWire采用奇校验，校验位处于每个字符的最低位（最先发送），校验范围为所在字符的校验位和紧跟其后的数据/控制标志位以及上一个数据字符的后8位或上一个控制字符的后2位。

通常采用校验和的方式产生校验位或检测校验结果。

接收器负责检测校验错误。

先对存放校验结果的寄存器p赋初值1，然后用p按位异或串并转换寄存器rbuf[rbit_cnt]内的数据，当一个字符接收完毕（rbit_cnt归0）核对校验结果，p为1说明校验和为奇数，否则错误。