DDS逻辑优化设计及Verilog实现[1]

ＤＤＳ 逻辑优化设计及 Ｖｅｒｉｌｏｇ 实现
摘 要：本文主要介绍了在 ＤＤＳ 系统中，为了提高芯片运算速度，加大输出带宽，减小芯片规模从而提 高可靠性和频谱纯度而采用的优化方法及其 ＶｅｒｉｌｏｇＨＤＬ 实现。
关键词：流水线；输入寄存器结构；加法器最低位修正；压缩存储查找表
概述
制造上来说是不实际的，所以要对 间插入了一个数据转换器，负责进
图２ 流水线加法器框图
法器流水线。Ｄｆｆｎ 是输出为 ＱＮ 的
Ｄ 触发器，其输出端接加法器最低
进位。
波形折叠及抬高算法
波形折叠（ 地址转换器）
ａｌｗａｙｓ＠（ａｄｒｉ）
ｉｆ（ａｄｒｉ［１４］）
图３ 加法器最低进位修正图
ａｄｒｏ＝１４＇ｈ１ｆｆｆ＾ａｄｒｉ［１３：０］； ｅｌｓｅ
压缩 Ｓ Ｉ Ｎ 值 Ｒ Ｏ Ｍ 查找表逻辑 的结构描述实现
ＲＯＭ１ ｇａｔｅ１（ｄａｏｎｅ，ａｄｒｏ［１３：５］， ｃｌｋ，ｒｅｎ，ｄｉｎｏｎｅ）；
ＲＯＭ２ ｇａｔｅ２（ｄａｔｗｏ，｛ａｄｒｏ［１３：９］， ａｄｒｏ［４：０］｝，ｃｌｋ，ｒｅｎ，ｄｉｎｔｗｏ）；
ａｄｄｅｒｏｎｅ ｇａｔｅ３（ｄａｏｎｅ， ｄａｔｗｏ，ｒｅｓｕｌｔ［１１：０］）；
由于 Ｄ Ｄ Ｓ 频率合成方法具有 算法进行改进。
行数据转换。相位累加器输出的地
低频率转换时间、低失真输出波
址码位宽为 １６ 位， Ｄａｔａ［１２：０］为查
形、高分辨率、高频谱纯度、可编
Ｄ Ｄ Ｓ 设计优化
找表输出的二进制 Ｓ Ｉ Ｎ 值，它经过
程和宽频率输出范围等优良性能，
这一部分对 Ｄ Ｄ Ｓ 设计进行了 数据转换器后和 ａｄｒｉ［１５］反拼接成
ｃｏ２，ｎｅｔ１，ｎｅｔ３，ｃ ｏ１，ｃｌｋ３，ｃｌｋ，ｋ，ｒｓｔ）；
ｆｏｒｌｉｎｅａｄｄｇ ａｔｅ５（ｑ［３１：２４］，ｃｏ，ｃｏ２，
ｃｌｋ４，ｃｌｋ，ｋ，ｒｓｔ）；
这是用 ＶｅｒｉｌｏｇＨＤＬ 的结构描
述方法实现的，对应于用电路图输
入逻辑。其中的ｌｉｎｅａｄｄ，ｔｗｏｌｉｎｅａｄｄ，
ｔｒｉｌｉｎｅａｄｄ，ｆｏｒｌｉｎｅａｄｄ是带寄存器的加
储器做查找表，通过高速 Ｄ Ａ Ｃ 产生 找表逻辑实现。查找表用字长为 １３ 实现加法器可以提高累加器的运算
已经以数字形式存入的正弦波，并 位的 Ｒ Ｏ Ｍ 实现，存储压缩后的 Ｓ Ｉ Ｎ 速度 ３ 倍之多。为了提高运算速度，
用频率控制字 Ｋ 来调制 ＤＤＳ 的输出 值。本芯片在相位累加器和查找表 加法器算法采用的是目前速度最快
而压缩存储查找表在保证芯片使用精度的情况下减少了大部分面积利用sin函数的对称性和三角恒等式以及最后的sin值压缩算法经过具体实验可以达到79241的压缩率大大节约了rom的容量可以使芯片在满足性能要求的基础上节约相当大的芯片面积同时节约了功耗提高了芯片的可靠性
通信与计算机
■ 西安电子科技大学微电子研究所 史吉 吉 杨银堂
ＸｐｅｒｔＤＳＰ 平台是对 ＳｏＣ 更高集
接口。
间通信邮箱（ＩＣＰＭ）定义并实现一个 成水平、快速上市时间和更好性能
标准。Ｃ Ｅ Ｖ Ａ 在使用 Ｄ Ｓ Ｐ ＋ Ａ Ｒ Ｍ 系 要求的一种综合性解决方案。与
处理器间通信规范定义的主 统进行 ＤＳＰ 应用开发方面的经验已 Ａ Ｒ Ｍ 核标准接口结合的高层次整
（收稿日期：２００３－１１－１２）
15 ｔｒｉｇｇｉｎｇ）规格的支持。
ＸｐｅｒｔＴｅａｋ 已包含一组硬件功能，使 软件提供商的更高层次的标准化。
此外，Ｃ Ｅ Ｖ Ａ 为提取硬件的应 Ａ Ｐ Ｂ 从属桥内处理器间的通信得到
用开发提供一种应用开发基础设 简化。作为相应领域里的领导者，
综合性解决方案
施，并为应用开发商提供一种标准 Ｃ Ｅ Ｖ Ａ 和 Ａ Ｒ Ｍ 已联手为一种处理器
参考文献 １ Ｊ Ｖａｎｋｋａ， Ｍ Ｗａｌｔａｒｉ， ａｎｄ Ｍ
Ｋｏｓｕｎｅｎ， 褹 Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ ｗｉｔｈ ａｎ Ｏｎ－ｃｈｉｐ Ｄ／Ａ－ Ｃｏｎｖｅｒｔｅｒ ＩＥＥＥ ＪＳｏｌＳｔａＣｉｒｃ，１９９８；３３（２）：２１８－２２７
２ Ｊ． Ｖａｎｋｋａ， 襍ｐｕｒ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅｓ ｉｎ Ｓｉｎｅ Ｏｕｔｐｕｔ Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ ， ｉｎ Ｐｒｏｃ． １９９６ ＩＥＥＥ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ Ｓｙｍｐ．， Ｊｕｎｅ １９９６； ９５１ ５９
系统要求有一套硬件和软件开发工 应用面对不同的 Ｓ ｏ Ｃ 实现，拥有一 蜂窝电话应用开发商能够把精力集
在现代频率合成领域中具有越来越 优化，目的是在保持其原有优点的 １４ 位数据输入 ＤＡＣ，变换成连续的
重要的地位。在许多应用领域中， 基础上，尽量减少硬件复杂性，降 正弦信号 Ｖ 输出。
如通信、导航、雷达和电子对抗等， 低芯片面积和功耗等，提高芯片速
对 Ｄ Ｄ Ｓ 优化如下：
Ｄ Ｄ Ｓ 频率源都是主流的关键部件。 度。核心结构如图 １ 所示。图中相位
用中都是可以忽略的，在生成波形 ｃｌｋ，ｄａｔａｉｎ，ｋ，ｒｓｔ）；
则用全 １ 和从 Ｒ Ｏ Ｍ 中取出的数相
的精确度上已经可以满足要求了。
ｔｗｏｌｉｎｅａｄｄ ｇａｔｅ３（ｑ［１５：８］，ｃｏ１， 加，就相当于原数据减 １ 后再在最
但由此而产生的截尾误差却会对频 ｃｏ０，ｃｌｋ２，ｃｌｋ，ｋ，ｒｓｔ）；
结语 总体而言，ＤＤＳ 可以得到下面 的改进：使用流水线算法和输入数 据寄存器可以在不过多增加门数的 条件下，大幅提高芯片的工作频 率；修正加法器最低进位位带来 ３ｄＢ 左右的频谱性能提高，提高了 输出波形的频谱纯度；而压缩存储 查找表在保证芯片使用精度的情况 下减少了大部分面积，利用 ＳＩＮ 函 数的对称性和三角恒等式以及最后 的 Ｓ Ｉ Ｎ 值压缩算法经过具体实验可 以达到 ７９．２４：１ 的压缩率，大大节约 了 Ｒ Ｏ Ｍ 的容量，可以使芯片在满足 性能要求的基础上，节约相当大的 芯片面积，同时节约了功耗提高了 芯片的可靠性。按照此优化方法设 计的芯片可以工作在 ７ ５ Ｍ Ｈ ｚ 频率 上 ， 输出信号谐波小于 －６０ｄＢ，而芯 片规模是 １３０００ 门左右。■
度。在设计中增加一个时钟分配器， 响，在实际应用中可以忽略。
样比用减法器要节约门数。
通过时钟的分配时序，可以节省保
抬高算法（ 数据转换器）
存输入频率控制字的级联寄存器。
主要优化算法的Ｖｅｒｉｌｏｇ实现
ａｌｗａｙｓ＠（ｄａｔａ，ａｄｒｉ［１５］）
还同时节约芯片的 ２４ 个 Ｉ／Ｏ 口，唯
ＶｅｒｉｌｏｇＨＤＬ 语言专门面向硬件
２１６，把 ＲＯＭ 容量的单元数从 ２ ３２ 降 低进位修正实现
ｅｎｄ
到 ２１６。损失的低１６ 位相位累加数值
ｄｆｆｎｇ ａｔｅ１（ｃｉ，ｃｉ，ｃｌｋ，ｒｓｔ）；
根据 ａｄｒｉ［１５］的数值可以判断
对应 ０．０２ 度的间断，在绝大部分应
ｌｉｎｅａｄｄｇ ａｔｅ２（ｑ［７：０］，ｃｏ０，ｃｉ，ｃｌｋ１， 波形值应该是正是负，如果是正，
３ Ｓ． Ｍｏｒｔｅｚａｐｏｕｒ， Ｅ． Ｋ． Ｆ． Ｌｅｅ， 褼 ｅｓｉｇｎ ｏｆ Ｌｏｗ－Ｐｏｗｅｒ ＲＯＭ－Ｌｅｓｓ Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ Ｕｓｉｎｇ Ｎｏｎｌｉｎｅａｒ Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ ｏｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ． ３４， Ｎｏ． １０， Ｏｃｔｏｂｅｒ １９９９：１３５０－１３５９
高位拼接 １，以 １ＬＳＢ 的偏移量为代
谱纯度和输出带宽产生影响。相应
ｔｒｉｌｉｎｅａｄｄ ｇａｔｅ４（ｑ［２３：１６］， 价，可以省略减法器。如果是负，则
４ ０ ２００４．４ 电子设计应用 ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ
通信与计算机
用按位异或实现相减，得到经过抬 高处理的数据。抬高处理是为了满 足 Ｄ Ａ Ｃ 的输入全为正值的需要。
减少，详见图２。对输入寄存器结构 进行优化，以降低硬件复杂度，减小
尾误差为２，即频率控制字（奇数）和 去ａｄｒｉ值，从而实现地址码对π/２的 截尾误差（２ 的整数次幂）之间互质。 折叠。因为被减数是确定的而且是
芯片面积，从而进一步提高运行速 这样带来的地址上１／２ＬＳＢ 的误差影 全 １，所以可以用异或实现减法，这
４． Ｌ． Ｋ． Ｔａｎ ａｎｄ Ｈ． Ｓａｍｕｅｌｉ，“ Ａ ２００ ＭＨｚ Ｑｕａｄｒａｔｕｒｅ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ／Ｍｉｘｅｒ ｉｎ ０．８µｍ ＣＭＯＳ” ｏｎ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ． ３０， Ｎｏ． ３， Ｍａｒｃｈ １９９５：１９３－２００
频率。
之间插入了一个地址转换器，负责 的预先进位算法。为了避免因预先
从算法可以看出，ＤＤＳ 的工作 进行地址转换。在查找表和 ＤＡＣ 之 进位加法器中进位传输链过长而影
主频决定它输出的频率：
ｆｏｕｔ＝ｆｃｌｋ＊Ｋ／２Ｎ（Ｎ 为相位累加器的位 数，Ｋ 为频率控制字， 位宽３２ 位，ｆｃｌｋ 是芯片主频） ，所以提高 Ｄ Ｄ Ｓ 的主
频就可以提高它的输出频率和输出
带宽，同时对于 Ｒ Ｏ Ｍ 的实现来说，
如果用 ３２ 根地址线来寻址，则需要
一个非常大的 ＲＯＭ ，要 ２３２ 那么大。 这种 Ｒ Ｏ Ｍ 从存取时间、可靠性和
图 １ 优化后的 ＤＤＳ核心结构框图
ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ 电子设计应用 ２００４．４ ３ ９
通信与计算机
要合作者
帮助创建了硬件和软件工具标准集， 合使 Ｃ Ｅ Ｖ Ａ 能够垂直开发其产品。
涉及多个芯核的应用开发，其 使用户专注于高层次的附加值特性。 完整的 Ｄ Ｓ Ｐ 平台可做到标准软件应
主要问题之一是整合。一个包含 Ｉ Ｃ Ｐ Ｍ 标准使开发商能够为应用开 用、开发工具和处理器间通信协议
ＣＥＶＡ ＸｐｅｒｔＤＳＰ 和 ＡＲＭ 处理器的 发实现一种公共接口。Ｄ Ｓ Ｐ 和 Ａ Ｒ Ｍ 的最佳供应。这种综合性的供应使
响速度，每８ 位加法器由两个４ 位的 的解决办法如图 ３ 所示：将Ｄ 触发器
ａｄｒｏ＝ａｄｒｉ；
预先进位加法器级联而成。因引入 的输出端连接到相位累加器最低位
根据 ａｄｒｉ［１４］的数值可以判断
流水线而多加入 ８０ 个寄存器中的４８ 的 ｃ０，相位累加器字长变为３２＋１位， 地址码是否需要对 π/２ 进行折叠。这 个可以通过改进的输入数据寄存器 频率控制字的值相当于 ２Ｋ＋１，而截 里用 ＾ 是按位异或，作用是用全 １减
ａｄｄｅｒｔｗｏ ｇａｔｅ４（ａｄｒｏ［１３：５］， ｒｅｓｕｌｔ［１１：０］，ｄａｔａ［１２：０］
Ｒ Ｏ Ｍ １ 和 Ｒ Ｏ Ｍ ２ 是两个读写存 储器，Ｒ Ｏ Ｍ １ 是主值存储器，Ｒ Ｏ Ｍ ２ 是修正存储器，分别存放预先计算 好的主值和修正值。ｄ ｉ ｎ ｏ ｎ ｅ 和 ｄｉｎｔｏｗ 是 ＲＯＭ 的数据写入端，ｄａｏｎｅ 和 ｄａｔｗｏ 是数据读出端。Ａｌｌａｄｅｒ 是 一个 １２ 位加法器，将主值和修正值 相加。ａｄｄｅｒｔｗｏ 是 １３ 位加法器，完 成 ［Ｓｉｎ（π ｘ／２）－π ｘ／２］＋π ｘ／２，从而得 到Ｓｉｎ（π ｘ／２）的值。
１． 引入流水线对累加器进行优
累 加 器 为 ３ ２ 位 ， 如 果 主 频 为 化。将 ３２ 位累加器分成４ 条流水线，
Ｄ Ｄ Ｓ 的改进构想
７ ５ Ｍ Ｈ ｚ ，则确定频率分辨率为 每条流水线完成８位的加法运算，流
Байду номын сангаас
Ｄ Ｄ Ｓ 电路的关键是利用高速存 ０．０１７４Ｈｚ。相位－幅值转换部分由查 水线的进位进行级联。运用流水线
ｅｌｓｅ
３２ 位输出中提取高 １６ 位作为 Ｒ Ｏ Ｍ 活，可直接描述硬件单元结构，而
｛ｄａｔｕｍ｝＝ｄａｔａ－１３＇ｈ０００１；
的查找地址，相位累加器的输出截 且具有很好的可读性。
ｅｎｄ
尾可以减少 ＲＯＭ 的尺寸到原来的 １／
流水线加法器阵列和加法器最
ｒｅｓｕｌｔ＝｛ ！ａｄｒｉ［１５］，ｄａｔｕｍ｝；
ｂｅｇｉｎ
一的缺点是数据要保持 ４ 个时钟周 与系统设计。可以在芯片算法、功
ｉ ｆ（ａｄｒｉ［１５］）
期，会降低系统跳频的跳转频率。 能模块、层次结构和测试向量等方
ｄａｔｕｍ＝１３＇ｈ３ｆｆｆ＾ｄａｔａ；
２． 从图１可知，从相位累加器的 面进行描述。ＶｅｒｉｌｏｇＨＤＬ 简单、灵