数字电路逻辑设计第7章 异步时序逻辑电路

③ 输入信号的一次变化可能引起二次状态的多次 变化。当电路处在稳定状态下输入信号发生变化 时, 若反馈控制状态Y的值与二次状态y的值是相 同的,则电路处于稳定状态；若反馈控制状态Y的 值与二次状态y的值不同, 则变化的Y经过△t延迟 后形成新的二次状态y反馈到组合电路输入端,这 个新的二次状态y又会引起输出Z和反馈控制状态Y 的变化,这是一个循环过程, 该过程将一直进行到 反馈控制状态Y等于二次状态y为止。在变化过程 没终止时, 电路处于不稳定状态；变化过程结束 后,电路进入一个新的稳定状态。这一现象是电平 异步时序电路的一个重要特征。

第四步：确定状态方程，驱动方程和输出式。
表7-4 例7-2的状态编码表 次态Q2n+1Q1n+1 输出 现态 Q2nQ1n x1 Z x2 x3
表7-5 D触发器的激励表
Qn
Qn+1
CP
D
00 01 10 11

01 01 01 10
00 11 00 00
00 00 10 10
0 0 0 1
0 0 1 1


在构造流程表时, 为了能够明显地区分电路的稳 态和非稳 态, 将表中与二次状态相同 的控制状 态加上圆圈, 以表示电路处于稳态, 否则处于非 稳态。其次, 为了更好地体现不允 许两个或两个 以上输入信号同时变化的约束, 将输入的各种取 值按代码相邻的关系排列(类 似卡诺图), 以表示 只允许一个输入信号发生变化。
其次为了更好地体现不允许两个或两个以上输入信号同时变化的约束将输入的各种取值按代码相邻的关系排列类似卡诺图以表示二次状态控制状态输出输入xyyyz二次状态控制状态输入xyyyz表表76mealy型流程表格式输出z表表77m00re型流程表格式?稳定状态与不稳定状态的概念
第7章 异步时序逻辑电路

内容提要 本章主要从同步时序逻辑电路与异步时序逻辑 电路状态改变方式不同的特殊性出发，系统的 介绍异步时序逻辑电路的电路结构、工作原理、 分析方法和设计方法。 1.脉冲异步时序逻辑电路的分析与设计方法。 2.电平异步时序逻辑电路的分析与设计方法。 3.电平异步时序逻辑电路的竞争分析。
0 1 0 1
0 1 1 0
x 1 0 x
再由表7-4和表7-5，可建立驱动方程(控制函数) 卡诺图如图7-6所示。
图7-6 例7-2的简化卡诺图
必须指出的是：
图7-6所示卡诺图是五变量卡诺图,由于脉冲 异步时序电路不允许两个或多个输入脉冲同时 出现，也就是说，不允许输入x1x2x3出现： 011,101,110或111。而输入x1x2x3为000时， 电路保持原状态不变，故可将五变量卡诺图画 成简化形式。由于简化卡诺图的各列在完整五 变量卡诺图上是不相邻的，因此，化简时只能 在给定列中进行，并且每列只允许一个输入变 量出现。
7.2.2电平异步时序逻辑电路分析
由于电平异步时序逻辑电路的组成与同步时序 逻辑电路和脉冲异步时序逻辑电路不同, 因此 , 电路的分析和设计方法以及分析和设计中使用 的描述工具也不相同。在电平异步时序逻辑 电 路中, 一般使用流程表和总态图描述一个电路 的工作过程和逻辑功能。流程表是用来反映电 路输出信号、反馈控制状态与电路输入信号、 二次状态之间关系的一种 表格形式。其一般格 式如表7-6和表7-7所示。 表7-6Mealy型流程表格式。表7-7Moore 型流 程表格式。
2.实例分析



例7-1 分析图7-1所示的脉冲异步时序电路。 解：第一步：分 析逻辑图，列出 输入脉冲控制方 程，各触发器驱 动方程及输出方 程。由逻辑图可 知： CP1=CP3=CP； CP2=Q1(异步时序电路)
驱动方程 和输出方程：
J 1 = Q 3n K1 = 1 J2 = K 2 = 1 J 3 = Q 2nQ 1n K3 = 1 Z = Q 3n 第二步：驱动方程代入触发器的特性方程求得 状态方程，并标出各自的输入脉冲控制方式。 Q1n+1 = Q3nQ1n (CP1 = CP↓) Q2n+1 = Q2n (CP2 = Q1n↓) Q3n+1 = Q1nQ2nQ3n (CP3 = CP↓)

图7-3







设定：A为初始状 态、B为收到脉冲 x1的状态、C为接 收到脉冲序列x1 →x2的状态、D为 接收到脉冲x1→x2 →x3序列的状态。 由此作出检测部分 的原始状态转换图7-4(a)所示，然后再从每个状态出 发，作出所有输入条件下的状态转换关系，建立完整 的原始状态转换图7-4(b)。
表7-7 M00re型流程表格式 二次状态
表7-6 Mealy型流程表格式 二次状态
控制状态/输出
输入x
控制状态
输入x
输出
y
Y/Z
y
Y/Z
Z
稳定状态与不稳定状态的概念：由于电平 异步时序逻辑电路没有时钟脉冲同步，所 以，它的输入状态和二次状态只要有一个 发生变化，电路就可能从一种状态转换到 另一种状态。在输入状态不变的情况下， 若激励状态和二次状态相同，则称为稳定 状态。这时，反馈至输入的状态变量不会 改变输入状态组合。它能长期保持稳定状 态。只有当输入的状态发生变化时，才能 使电路再次离开稳定状态。 在输入状态不变的情况下，若激励状态和 二次状态不同，则称为不稳定状态。


图7-8 电平异步时序逻辑电路的结构模型
①电路输出和状态的改变是由输入电位的 变化直接引起的, 由于电平异步时序逻辑电 路可以 及时地对输入信号的变化作出响应, 所以工作速度较高。 ②电路的二次状态和控制状态仅相差一个 时间延迟。即二次状态y是反馈控制状态Y 经过△t 延迟后的“重现”,因此,y被命名 为二次状态。当输入信号不变时, 反馈控 制状态与二次状态相同, 即y=Y,此时电路 处于稳定状态。
例7-2设计一个脉冲异步时序逻辑检测器。
该电路有三个输入x1,x2和x3，输出Z，当检测 到输入脉冲序列为x1→x2→x3时，输出Z为1， 其后当检测到输入脉冲出现x2时，输出Z由1变 0。 解：第一步：进行逻辑抽象，建立电路的原始 状态转换图和状态转换表。根据题意，电路输 入、输出波形关系为图7-3所示。



(3)在同一时间内, 输入脉冲只在一个输入端上出 现, 不允许两个脉冲同时输入, 对n个输入 端, 其输 入信号的组合共有n+1种, 其中n种是有效的输入 组合, 剩下的一种是无效输入。 设有x1, x2, x3三 个输入, 则其输入组合为000、010、100共有 3+1=4种; 其中000 表示没有脉冲输入, 它不会使 电路状态发生变化, 因此是无效输入组合。100表 示x1端输 入脉冲; 010为x2输入脉冲; 001为x3端 输入脉冲。其它如011、101、110、111是不允许 出现的输入组合。对于同步时序电路, 这23=8种 输入组合都是允许出现的。 (4)在第一个输入脉冲引起的整个电路响应完全结 束之后, 才允许第二个输入脉冲到来, 否则电路的 状态将不可预测。
2.电平异步时序逻辑电路的结构模型




电平异步时序逻辑电路同样由组合电路和存储电路 两部分组成, 但存储电路是由反馈回路中 的延迟元 件构成的。延迟元件一般不用专门插入延迟线, 而 是利用组合电路本身固有的分布 延迟在反馈回路中 的“集总”。其一般结构模型如图7-8所示。 图中x1,x2, „,xn为外部输入信号； Z1,Z2,„,Zm为外部输出信号； Y1,Y2,„,Yr为反馈控制状态； y1,y2,„,yr为二次状态； △t1,△t2,„,△tr为反馈回路中的时间延迟。

经卡诺图简化后， 可写出驱动方程：
D 2 = X 2Q 2Q 1 CP2 = X1Q1 + X2 D1 = X 1 CP1 = X1Q2 + X2Q2 + X3 由表7-4可得出输出函数 表达式： Z = Q 2Q 1 第五步：画出逻辑电路图

7-2* 电平异步时序逻辑电路的分析与设计方法
由于同步时序逻辑电路的每个状态都是稳定状 态，而电平异步时序逻辑电路有不稳定状态。 因此，其分析和设计方法也有较大的差异。 电平异步时序逻辑电路包含有稳定状态和不稳 定状态，电路从一个稳定状态转换到另一个稳 定状态，有时中间要经过一个甚至几个不稳定 的过渡状态。由于这一特点，导致了设计电平 异步时序逻辑电路时，重点注意解决的三个特 殊问题。

图7-2为例7-1状态转换图

第五步：功 能说明，根 据例7-1 的状态转换 图和状态转 换表分析， 该实例是一 图 7-2 个来五个脉冲， 状态便可以循环一周的逻辑电路， 所以称为异步 五进制计数器。
7.1.2 脉冲异步时序逻辑电路的设计

CP脉冲不再是同一个时钟脉冲，而是把各CP 脉冲必须如同触发器的其它输入端一样，作为 控制输入变量来考虑。这就是设计异步时序逻 辑电路时所遇到的特殊点。 另外，为了使电路工作可靠，输入信号必须是 串行序列脉冲，第二个输入脉冲到达时，必须 在第一个输入脉冲所引起的电路响应稳定之后。 下面通过实例来说明脉冲异步时序逻辑电路的 方法及步骤。
x3
Z
Biblioteka Baidu
A A D D
0 0 0 1
第三步：状态编码。因为表7-3有四个状态， 需要两个状态变量用Q2和Q1表示。由状态分配 的基本原则进行状态分配。
(1)A和B、A和C、B和C、 C和D应分配相邻二进制 代码。 (2)A和B、A和C、B和C 应分配相邻二进制代码。 图7-5 (3)A应分配为逻辑0。 由此可得状态分配方案如图7-5所示。将各状 态编码代入表7-3，建立二进制状态表， 如表 7-4所示。

由于反馈到输入的状态变量和原来的状态 不同,电路就输出新的状态，如此循环下去， 直到处于某个稳定状态为止。不稳定状态 是一种暂态或是过渡状态。 总态的概念：为了对电路的状态作出确切 的说明，引入总态这个概念。电路的总态 包括输 入状态和二次状态两部分: 记作(x, f)。 在状态转换表中的行和列的交叉点对应于 一个总 态。下面举例说明。
图7-4 例7-2原始状态转换图
由图7-4(b) 原始状态转换 图作出原始状 态转换表如 表7-3所示。 该电路是 Moore型

第二步：状态化简。依照状态等效条件分 析判别，表7-3已是最简状态表。
现态 次态Qn+1 输出
Qn
A B C D

x1
B B B D
x2
A C A A


电路可用以下方程组描述:
Zi = fi(x1,x2,„,xn,y1,y2,„,yn) Yj = gj(x1,x2,„,xn,y1,y2,„,yn) yj(t+△tj) = Yj(t) 由图7-8所示的结构 模型及相应方程组可 知, 它具有如下特点: i=1,„, m j=1,„,r

7.2.1 电平异步时序逻辑电路的特点与模型



1.电路的特点 （1）在建立原始状态表时，先确定各种输入下的稳 态，然后确定不同稳态之间转换时的过渡状态。最后 作相应的修正。 （2）因为最简状态表中存在不稳定状态，因而在两 个状态转换过程中会出现“竞争”现象。其结果有可 能造成误动作。要注意在状态编码时，保证不能出现 误动作的竞争现象。 （3）在设计电平异步时序逻辑电路中的组合电路时， 必须注意消除“冒险”现象。因为冒险现象会造成错 误转换。
0 1 1 1 1 1
0 0 0 0 1 0
注意点：
表中CP所表示的时钟脉冲信号，对下降沿动 作的触发器而言，CP=1仅表示时钟输入端有 下降沿到达；对上升沿动作的触发器而言， CP=1表示时钟输入端有上升沿到达。CP=0表 示没有时钟信号到达，触发器保持原来的状 态不变。 第四步：作状态转换表和状态转换图。 表7-2所示为例7-1状态转换表。 图7-2(a)状态转换图，而图7-2(b)画出了工 作波形。
7.1 脉冲异步时序逻辑电路
7.1.1 脉冲异步时序逻辑电路的分析 1. 脉冲型异步时序电路的特点 (1)在脉冲型异步时序电路中,记忆部分也由触 发器组成, 但时钟脉冲并不一定送到各位触发 器的时钟端。 (2)输入都以脉冲的形式出现, 以“0”表示没有 输入脉冲, 以“1”表示有输入脉冲。

第三步：作状态转换真值表如表7-1所示。
表7-1 例7-1状态转换真值表
CP3=CP CP2=Q1 CP1=CP
输入脉冲 触发器状态 （十进制） Q3 Q2 Q1
输出 Z
0 1 2 3 4 5
0 0 0 0 1 0
0 0 1 1 0 0
0 1 0 1 0 0
0 1 1 1 1 1
0 1 0 1 0 0