模拟CMOS集成电路设计：震荡器
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第十四章 振盪器
類比CMOS積體電路設計
678
簡目
14.1 一般性考慮 14.2 環形振盪器 14.3 LC振盪器
14.3.1 交錯耦合振盪器 14.3.2 Colpitts振盪器 14.3.3 單埠振盪器
14.4 電壓控制振盪器
14.4.1 環形振盪器中的調諧 14.4.2 LC振盪器中的調諧
14.5 VCOs之數學模型
687
三級環形振盪器
忽略閘極-汲極重疊電容效應並以 －A0/(1+s/ω0) 來象徵每
個組態之轉移函數，我們得到迴路增益為：
H
(s)
1
A03 s
0
3
振盪發生的頻率被給定為
tan 1 OSC 600 0
OSC
3 0
在 ωOSC 之迴路增益大小等於一
A03
3 1 A0 2
1
OSC 0
2
類比CMOS積體電路設計 第十四章 振盪器
688
三級環形振盪器之線性模型
Vout (s) Vin (s)
Байду номын сангаас
(1
A03
s /
0
)3
1
(1
A03
s /0
)3
(1
s
A03
/ 0 )3
A03
1
s
0
3
A03
1
s
0
A0
1
s
0
2
1
s
0
A0
A02
類比CMOS積體電路設計 第十四章 振盪器
類比CMOS積體電路設計 第十四章 振盪器
684
雙極點回授系統
兩個重要的極點會出現在信號路徑上，允許頻率相關相 位偏移趨近於 180o。不幸的是，由於經過每個共源極組
態之信號反轉，此電路在頻率零附近顯示了正回授現象，
所以它僅產生箝制而非振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
685
雙極點回授系統
維持於飽和區時，我們得到 ISSRP≦VTH，也就是在每個汲極之峰對峰振
幅不可超過 VTH。
如何決定最小供應電壓呢?如果 VDD 被降低時，在每個差動對之共 源極節點電壓會下降，如圖14.17(a)之 VP，且最後會驅使繼承電晶體進 入三極管區。因此我們必須計算最差情況之 VP 值，注意 VP 的確隨時間 變化，因為當輸入差變大時，M1 和 M2 所攜帶之電流不同。
691
環形振盪器
使用CMOS反轉器之環形振盪器。
類比CMOS積體電路設計 第十四章 振盪器
692
環形振盪器
當一個節點由 VDD 初始化時之環形振盪器的波形。
類比CMOS積體電路設計 第十四章 振盪器
693
環形振盪器
(a)五級單端環形振盪器；(b)四級差動環形振盪器。
類比CMOS積體電路設計 第十四章 振盪器
694
例題 14.3
在圖14.15(b)之四級振盪器中，每級組態所需之最小電壓增益為何?此電 路提供了多少的信號相位呢?
答：
使用相似於圖14.8之符號，我們得到：
H
(s)
1
A04
s
0
4
若電路要產生振盪，每級電路必須貢獻一頻率相關相位偏移為
180o/4=45o。此時頻率為 tan－1ωOSC/ω0=45o，因此ωOSC=ω0。最小電壓增
加入一理想反轉組態，在頻率零附近提供負回授且消除 了箝制的的問題。但因為迴路增益在非常高頻時會消失， 我們觀察到電路無法在同樣的頻率下滿足巴克豪森條件， 故無法產生振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
686
三級環形振盪器
三級環形振盪器之波形。
類比CMOS積體電路設計 第十四章 振盪器
解釋為何如果一個單一共源極組態位於單增益迴路中無法產生振盪。
答：
從圖14.4中，可看出開路迴路電路僅包含了一個極點，因此提供最大頻 率相關相位偏移為 90o(在無限大頻率時)，因為共源極組態顯示了由閘極 至源極之信號反轉所產生之直流相位偏移為 180o，最大整體相位偏移為 270o。因此迴路將無法維持振盪的成長。
類比CMOS積體電路設計 第十四章 振盪器
679
一般性考慮
回授系統。
Vout (s) H (s)
Vin
1 H (s)
如果放大器本身在高頻時遇到相位偏移使得整體回授變 正時，則會產生振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
680
一般性考慮
振盪系統隨時間的進展。
如果∠H(jω0)=180o
益可被導出為
A0
1
1
OSC 0
2
那就是說A0=√2。如預期地，此數值比三級環形振盪器還小。
類比CMOS積體電路設計 第十四章 振盪器
695
例題 14.3〈續〉
答： 利用每級 45o 相位偏移，振盪器提供了四個相位及其互補組態。如圖 14.16所示。
類比CMOS積體電路設計 第十四章 振盪器
696
例題 14.4
答：
如果每級電路增益比 2 大，則振幅會成長直到每個差動對遇到完全的切 換，那就是說直到 ISS 在每半個週期中完全被導入其中一邊。所以在每 個節點之振幅為 ISSR1，從圖14.12之波形來看，我們也觀察到每級電路 都在一部份週期中位於其高增益區中(舉例來說當 |VX－VY| 很小時)。
類比CMOS積體電路設計 第十四章 振盪器
VX V0 H ( j0 )V0 H ( j0 ) 2V0 H ( j0 ) 3V0
如果 |H(jω0)|>1，上述的和將會發散，而如果 |H(jω0)|<1
時，則
VX
1
V0
H ( j0 )
類比CMOS積體電路設計 第十四章 振盪器
681
巴克豪森條件
如果一負回授電路具有一迴路增益能滿足下列兩個條件：
H ( j0 ) 1 則電路會在 ω0 振盪。H ( j0 ) 1800
為了在溫度和製程變化下能確保振盪出現，一般來說我 們選擇迴路增益至少為所需值的二或三倍。
類比CMOS積體電路設計 第十四章 振盪器
682
振盪回授系統
振盪回授系統的不同觀點。
類比CMOS積體電路設計 第十四章 振盪器
683
例題 14.1
689
三級環形振盪器之極點位置
s1 ( A0 1)0
s2,3
A0
(1 2
j
3)
10
Vout (t)
a exp
A0 2
2
0t
cos
A0 2
3
0t
類比CMOS積體電路設計 第十四章 振盪器
690
例題 14.2
如圖14.12所示為圖14.8之振盪器之差動實現。每級電路之最大電壓振幅 為何?
決定使用電阻性負載之差動對的環形振盪器之最大電壓振幅和最小供應 電壓，如果沒有電晶體必須進入三極管區時。假設每級電路都遇到完全 切換。
答：
類比CMOS積體電路設計 第十四章 振盪器
697
例題 14.4〈續〉
答：
圖14.17顯示了兩個疊加組態。如果每級電路都遇到完全切換時，則每個 汲極電壓如 VX 或 VY，將在 VDD 和 VDD－ISSRP 之間變化。因此，當 M1 完 全開啟時，其閘極和汲極電壓分別等於 VDD 和 VDD－ISSRP。當此電晶體
類比CMOS積體電路設計
678
簡目
14.1 一般性考慮 14.2 環形振盪器 14.3 LC振盪器
14.3.1 交錯耦合振盪器 14.3.2 Colpitts振盪器 14.3.3 單埠振盪器
14.4 電壓控制振盪器
14.4.1 環形振盪器中的調諧 14.4.2 LC振盪器中的調諧
14.5 VCOs之數學模型
687
三級環形振盪器
忽略閘極-汲極重疊電容效應並以 －A0/(1+s/ω0) 來象徵每
個組態之轉移函數，我們得到迴路增益為：
H
(s)
1
A03 s
0
3
振盪發生的頻率被給定為
tan 1 OSC 600 0
OSC
3 0
在 ωOSC 之迴路增益大小等於一
A03
3 1 A0 2
1
OSC 0
2
類比CMOS積體電路設計 第十四章 振盪器
688
三級環形振盪器之線性模型
Vout (s) Vin (s)
Байду номын сангаас
(1
A03
s /
0
)3
1
(1
A03
s /0
)3
(1
s
A03
/ 0 )3
A03
1
s
0
3
A03
1
s
0
A0
1
s
0
2
1
s
0
A0
A02
類比CMOS積體電路設計 第十四章 振盪器
類比CMOS積體電路設計 第十四章 振盪器
684
雙極點回授系統
兩個重要的極點會出現在信號路徑上，允許頻率相關相 位偏移趨近於 180o。不幸的是，由於經過每個共源極組
態之信號反轉，此電路在頻率零附近顯示了正回授現象，
所以它僅產生箝制而非振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
685
雙極點回授系統
維持於飽和區時，我們得到 ISSRP≦VTH，也就是在每個汲極之峰對峰振
幅不可超過 VTH。
如何決定最小供應電壓呢?如果 VDD 被降低時，在每個差動對之共 源極節點電壓會下降，如圖14.17(a)之 VP，且最後會驅使繼承電晶體進 入三極管區。因此我們必須計算最差情況之 VP 值，注意 VP 的確隨時間 變化，因為當輸入差變大時，M1 和 M2 所攜帶之電流不同。
691
環形振盪器
使用CMOS反轉器之環形振盪器。
類比CMOS積體電路設計 第十四章 振盪器
692
環形振盪器
當一個節點由 VDD 初始化時之環形振盪器的波形。
類比CMOS積體電路設計 第十四章 振盪器
693
環形振盪器
(a)五級單端環形振盪器；(b)四級差動環形振盪器。
類比CMOS積體電路設計 第十四章 振盪器
694
例題 14.3
在圖14.15(b)之四級振盪器中，每級組態所需之最小電壓增益為何?此電 路提供了多少的信號相位呢?
答：
使用相似於圖14.8之符號，我們得到：
H
(s)
1
A04
s
0
4
若電路要產生振盪，每級電路必須貢獻一頻率相關相位偏移為
180o/4=45o。此時頻率為 tan－1ωOSC/ω0=45o，因此ωOSC=ω0。最小電壓增
加入一理想反轉組態，在頻率零附近提供負回授且消除 了箝制的的問題。但因為迴路增益在非常高頻時會消失， 我們觀察到電路無法在同樣的頻率下滿足巴克豪森條件， 故無法產生振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
686
三級環形振盪器
三級環形振盪器之波形。
類比CMOS積體電路設計 第十四章 振盪器
解釋為何如果一個單一共源極組態位於單增益迴路中無法產生振盪。
答：
從圖14.4中，可看出開路迴路電路僅包含了一個極點，因此提供最大頻 率相關相位偏移為 90o(在無限大頻率時)，因為共源極組態顯示了由閘極 至源極之信號反轉所產生之直流相位偏移為 180o，最大整體相位偏移為 270o。因此迴路將無法維持振盪的成長。
類比CMOS積體電路設計 第十四章 振盪器
679
一般性考慮
回授系統。
Vout (s) H (s)
Vin
1 H (s)
如果放大器本身在高頻時遇到相位偏移使得整體回授變 正時，則會產生振盪現象。
類比CMOS積體電路設計 第十四章 振盪器
680
一般性考慮
振盪系統隨時間的進展。
如果∠H(jω0)=180o
益可被導出為
A0
1
1
OSC 0
2
那就是說A0=√2。如預期地，此數值比三級環形振盪器還小。
類比CMOS積體電路設計 第十四章 振盪器
695
例題 14.3〈續〉
答： 利用每級 45o 相位偏移，振盪器提供了四個相位及其互補組態。如圖 14.16所示。
類比CMOS積體電路設計 第十四章 振盪器
696
例題 14.4
答：
如果每級電路增益比 2 大，則振幅會成長直到每個差動對遇到完全的切 換，那就是說直到 ISS 在每半個週期中完全被導入其中一邊。所以在每 個節點之振幅為 ISSR1，從圖14.12之波形來看，我們也觀察到每級電路 都在一部份週期中位於其高增益區中(舉例來說當 |VX－VY| 很小時)。
類比CMOS積體電路設計 第十四章 振盪器
VX V0 H ( j0 )V0 H ( j0 ) 2V0 H ( j0 ) 3V0
如果 |H(jω0)|>1，上述的和將會發散，而如果 |H(jω0)|<1
時，則
VX
1
V0
H ( j0 )
類比CMOS積體電路設計 第十四章 振盪器
681
巴克豪森條件
如果一負回授電路具有一迴路增益能滿足下列兩個條件：
H ( j0 ) 1 則電路會在 ω0 振盪。H ( j0 ) 1800
為了在溫度和製程變化下能確保振盪出現，一般來說我 們選擇迴路增益至少為所需值的二或三倍。
類比CMOS積體電路設計 第十四章 振盪器
682
振盪回授系統
振盪回授系統的不同觀點。
類比CMOS積體電路設計 第十四章 振盪器
683
例題 14.1
689
三級環形振盪器之極點位置
s1 ( A0 1)0
s2,3
A0
(1 2
j
3)
10
Vout (t)
a exp
A0 2
2
0t
cos
A0 2
3
0t
類比CMOS積體電路設計 第十四章 振盪器
690
例題 14.2
如圖14.12所示為圖14.8之振盪器之差動實現。每級電路之最大電壓振幅 為何?
決定使用電阻性負載之差動對的環形振盪器之最大電壓振幅和最小供應 電壓，如果沒有電晶體必須進入三極管區時。假設每級電路都遇到完全 切換。
答：
類比CMOS積體電路設計 第十四章 振盪器
697
例題 14.4〈續〉
答：
圖14.17顯示了兩個疊加組態。如果每級電路都遇到完全切換時，則每個 汲極電壓如 VX 或 VY，將在 VDD 和 VDD－ISSRP 之間變化。因此，當 M1 完 全開啟時，其閘極和汲極電壓分別等於 VDD 和 VDD－ISSRP。當此電晶體